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基于VerilogHDL的表決器的設計學生課程實驗報告書12級 電通系 通信工程專業(yè)03班學號312890 4--2015學年第2學期 所謂表決器就是對于一個行為，由多個人投票，如果同意的票數(shù)過半，就認為此行為可行；否則如果否決的票數(shù)七人表決器顧名思義就是由七個人意；反之，當否決的票數(shù)開關輸入為‘1’時，表示此人同意；否則若按鍵開關輸入為本實驗就是利用實驗系統(tǒng)中的按鍵開的七人表決器的功能。按鍵入為‘1’時，表示對應的人投同意票，否則當按鍵開關輸入為表決。同時通過的票數(shù)在數(shù)碼管上顯示：原理圖步驟與實驗一相同模式選擇鍵”：按動該的實驗電路結構。本次實驗的模式選擇到“5” (紅色數(shù)碼管上顯示)。致6-1端口管腳分配表當設計文件加載到目標器件后，按實驗系統(tǒng)中按鍵開關模塊的鍵鍵開關，如果按鍵開關的值為“1”(即按端口名表表表m_ResultDAGDAGDAGDAG使用模塊信號鍵開關的開關置于上端，表示此人通過數(shù)大于或等于四時LED模塊beginm_Result=1;if(sum==4)LEDAG=4'b0100;12345672說明表決結果亮為通過表決通過的票數(shù)if(sum==5)LEDAG=4'b0101;if(sum==6)LEDAG=4'b0110;if(sum==7)LEDAG=4'b0111;elsem_Result=0;moduledee5(K,m_Result,LEDAG);outputm_Result;output[3:0]LEDAG;geriregm_Result;reg[3:0]LEDAG;reg[2:0]sum;always(K)ginLEDAG=0;for(i=1;i<=7;i=i+1)ifKisumsum;ginifsumLEDAGb00;ifsumLEDAG=4'b0001;if(sum==2)LEDAG=4'b0010;if(sum==3)LEDAG=4'b0011;

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