電子設(shè)計自動化課程設(shè)計報告審批稿

YKKstandardizationoffice【YKK5AB-YKK08-YKK2C-YKK18】YKKstandardizationoffice【YKK5AB-YKK08-YKK2C-YKK18】電子設(shè)計自動化課程設(shè)計報告電子設(shè)計自動化課程設(shè)計報告學生姓名：學號：課設(shè)題目：VGA彩條信號顯示控制器設(shè)計同組人：

電子設(shè)計自動化課程設(shè)計報告郝欣欣一、課程設(shè)計內(nèi)容使用Verilog語言和Modelsim仿真器完成可顯示橫彩條、豎彩條、棋盤格相間的VGA控制器的設(shè)計和驗證設(shè)計并驗證可顯示英語單詞”HIT”的VGA控制器使用QuartusII和SOPC實驗箱驗證設(shè)計的正確性Verilog代碼要符合微電子中心編碼標準二、FPGA原理CPLD、FPGA是在PAL、GAL等基礎(chǔ)上發(fā)展起來的一種具有豐富的可編程I/O引腳、邏輯宏單元、門電路以及RAM空間的可編程邏輯器件，幾乎所有應用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應用FPGA和CPLD器件。CPLD的設(shè)計是基于乘積項選擇矩陣來實現(xiàn)的，而FPGA基于查找表來設(shè)計的。查找表就是實現(xiàn)將輸入信號的各種組合功能以一定的次序?qū)懭隦AM中，然后在輸入信號的作用下，輸出特定的函數(shù)運算結(jié)果。其結(jié)構(gòu)圖如圖1所示：圖1.FPGA查找表單元一個N輸入查找表(LUT，LookUpTable)可以實現(xiàn)N個輸入變量的任何邏輯功能，如N輸入“與”、N輸入“異或”等。輸入多于N個的函數(shù)、方程必須分開用幾個查找表（LUT）實現(xiàn)（如圖2所示）。圖2FPGA查找表單元內(nèi)部結(jié)構(gòu)該系統(tǒng)設(shè)計中，F(xiàn)PGA芯片用的是ALTERA公司的EP1K30QC208-2，它的系統(tǒng)結(jié)構(gòu)如圖3所示。它由若干個邏輯單元和中央布線池加I/O端口構(gòu)成圖3EP1K30QC208內(nèi)部結(jié)構(gòu)三、VGA接口VGA的全稱為VideoGraphicArray，即顯示繪圖陣列。在PC行業(yè)發(fā)展的初期，VGA以其支持在640X480的較高分辨率下同時顯示16種色彩或256種灰度，同時在320X240分辨率下可以同時顯示256種顏色的良好特性得到廣泛支持。后來，廠商們紛紛在VGA基礎(chǔ)上加以擴充，如將顯存提高至1M并使其支持更高分辨率如800X600或1024X768，這些擴充的模式就稱之為VESA(VideoElectronicsStandardsAssociation，視頻電子標準協(xié)會)的SuperVGA模式，簡稱SVGA，現(xiàn)在的顯卡和顯示器都支持SVGA模式。圖4VGA接口VGA接口就是顯卡上輸出模擬信號的接口，也叫D-Sub接口。VGA接口是一種D型接口，上面共有15針空，分成三排，每排五個。VGA接口是顯卡上應用最為廣泛的接口類型，絕大多數(shù)的顯卡都帶有此種接口。表1VGA管腳定義管腳定義1紅基色red2綠基色green3藍基色blue4地址碼IDBit5自測試(各家定義不同)6紅地7綠地8藍地9保留(各家定義不同)10數(shù)字地11地址碼12地址碼13行同步14場同步15地址碼(各家定義不同)通過模擬VGA接口和計算機連接的顯示器的工作原理，是計算機內(nèi)部以數(shù)字方式生成的顯示圖像信息，被顯卡中的數(shù)字/模擬轉(zhuǎn)換器轉(zhuǎn)變?yōu)镽、G、B三原色信號和行、場同步信號，信號通過電纜傳輸?shù)斤@示設(shè)備中。對于模擬顯示設(shè)備，如模擬CRT顯示器，信號被直接送到相應的處理電路，驅(qū)動控制顯像管生成圖像。而對于LCD、DLP等數(shù)字顯示設(shè)備，顯示設(shè)備中需配置相應的A/D(模擬/數(shù)字)轉(zhuǎn)換器，將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號。在經(jīng)過D/A和A/D2次轉(zhuǎn)換后，不可避免地造成了一些圖像細節(jié)的損失。VGA接口應用于CRT顯示器無可厚非，但用于連接液晶之類的顯示設(shè)備，則轉(zhuǎn)換過程的圖像損失會使顯示效果略微下降。CRT顯示器因為設(shè)計制造上的原因，只能接受模擬信號輸入，也就是我們?yōu)槭裁丛贑RT顯示器上只看到VGA接口的原因。四、VGA顯示接口原理計算機顯示器的顯示有許多標準，常見的有VGA、SVGA等。本系統(tǒng)采用FPGA來實現(xiàn)圖像顯示控制器，這在產(chǎn)品開發(fā)設(shè)計中有許多實際應用。常見的彩色顯示器，一般由CRT（陰極射線管）構(gòu)成，彩色是由G、R、B（綠：Green，紅：Red，藍：Blue）三基色組成。顯示是用逐行掃描的方式解決，陰極射線槍發(fā)出電子束打在涂有熒光粉的熒光屏上，產(chǎn)生GRB三基色，合成一個彩色像素。掃描從屏幕的左上方開始，從左到右，從上到下，進行掃描，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間，CRT對電子束進行消隱，每行結(jié)束時，用行同步信號進行行同步；掃描完所有行，用場同步信號進行場同步，并使掃描回到屏幕的左上方，同時進行場消隱，預備下一場的掃描。對于普通的VGA顯示器，其引出線共含5個信號：G、R、B：三基色信號；HS：行同步信號；VS：場同步信號。對于5個信號的時序驅(qū)動，對于VGA顯示器要嚴格遵循“VGA工業(yè)標準”，即640×480×60Hz模式。通常我們用的顯示器都滿足工業(yè)標準，因此我們設(shè)計VGA控制器時要參考顯示器的技術(shù)規(guī)格。圖5是VGA行掃描、場掃描的時序圖：圖5VGA行掃描、場掃描時序圖表2VGA參考時序設(shè)計VGA工業(yè)標準所要求的頻率：時鐘頻率（Clockfrequency）：（像素輸出的頻率）；行頻（Linefrequency）：31469Hz；場頻（Fieldfrequency）：（每秒圖像刷新頻率）。五、FPGA的設(shè)計實現(xiàn)設(shè)計VGA圖像顯示控制需要注意兩個問題：一個是時序的驅(qū)動，這是完成設(shè)計的關(guān)鍵，時序稍有偏差，顯示必然不正常，甚至會損壞彩色顯示器；另一個是VGA信號的電平驅(qū)動。顯示控制器設(shè)計提示：顯示器的技術(shù)規(guī)格提供的行頻一般都滿足在30-45KHz（保守數(shù)據(jù)），場頻一般滿足在50-75Hz（保守數(shù)據(jù)），針對以上保守數(shù)據(jù)，我們以30KHz的行頻進行掃描時所需時鐘頻率為：30KHz×800（行周期）=24MHz,則場頻為：30KHz÷525（場周期）=，針對實驗箱的條件，可以用12MHz的信號經(jīng)過倍頻（EP1K30QC208-2芯片特有的功能，在MaxPlusII軟件中調(diào)用參數(shù)可設(shè)置兆功能元件庫mega_lpm的CLKLOCK元件來倍頻）來產(chǎn)生24MHz的時鐘頻率，參考設(shè)計的頂層文件如下圖所示：圖接口實現(xiàn)頂視圖VGACORE模塊包含了掃描時序產(chǎn)生模塊、圖像描述模塊。時序產(chǎn)生模塊的設(shè)計可參考圖5所示來設(shè)計，圖像描述模塊主要通過640×480個像素點來描述圖像。如本項設(shè)計的彩條信號發(fā)生器可通過圖像描述模塊產(chǎn)生如下表所示的3種顯示模式，共6種顯示變化的圖像。表3VGA圖形編碼1行彩條1：白黃青綠品紅藍黑2：黑藍紅品綠青黃白2豎彩條1：白黃青綠品紅藍黑2：黑藍紅品綠青黃白3棋盤格1：棋盤格顯示模式12：棋盤格顯示模式2上表顏色對應的編碼為：表4VGA顏色編碼顏色黑藍紅品綠青黃白G00001111R00110011B01010101在設(shè)計完彩條信號發(fā)生器的基礎(chǔ)上很容易完成漢字/圖像的設(shè)計。由于本設(shè)計是對視頻數(shù)據(jù)進行處理，用普通的設(shè)計方法（不使用專用芯片），在單芯片上實現(xiàn)是不可思議的，而在此用FPGA設(shè)計，輕松地達到了面積和速度上的要求。六、程序及仿真（一）、管腳分配本設(shè)計采用主板上的VGA接口實驗模式：模式5時鐘及控制clk----->pin_29clock9實驗要求采用12M的時鐘rst----->pin_240鍵8，低電平有效，作為使能信號MD----->pin_233鍵1，模式選擇信號，共有6種模式顯示器輸出R----->pin_180PIO29G----->pin_181PIO30B----->pin_182PIO31HS----->pin_183PIO32VS----->pin_185PIO34（二）、彩條發(fā)生器程序?qū)崿F(xiàn)及仿真1、主程序modulevga( clk_25m,rst_n, 25m25m25m25m25m25m25m25m25mlk_25m(t_clk_25m), .hsync(t_hsync), .rst_n(t_rst_n), .vga_rgb(t_vga_rgb), .vsync(t_vsync),.MD(t_MD));initialbegint_clk_25m=0;t_rst_n=1;t)MD=0;#20;t_rst_n=0;#50;t_rst_n=1;$display("Runningtestbench");#$stop;endalways#t_clk_25m=~t_clk_25m;always#200t_MD=~t_MD;endmodule3、仿真波形（三）、字符顯示程序及仿真1、主程序`timescale1ns/1psmodulevga_char( clk_25m,rst_n, 25m25m25m25m25m25m25m77c25m1f25m25mlk_25m(t_clk_25m), .hsync(t_hsync), .rst_n(t_rst_n), .vga_b(t_vga_b), .vga_g(t_vga_g), .vga_r(t_vga_r), .vsync(t_vsync));initialbegint_clk_25m=0;t_rst_n=1;#20;t_rst_n=0;#50;t_rst_n=1;$display("Runningtestbench");#1000$stop;endalways#t_clk_25m=~t_clk_25m;end