定時(shí)器VHDL的設(shè)計(jì)

...wd......wd......wd...定時(shí)器1.實(shí)驗(yàn)任務(wù)設(shè)計(jì)要求：整體清零；可以定時(shí)最高到99min；以秒速度遞增至預(yù)定時(shí)間，以分速度遞減至零?？傮w框圖如以以下圖所示：clr用來整體復(fù)位清零；clk提供了秒信號(hào),頻率為1HZ〔在仿真中取10MHZ〕；clky是用來掃描輸出的，選用頻率大于50HZ的方波〔為便于觀察結(jié)果，在仿真中取10MHZ〕；set是用來置位的，低電平時(shí)有效，將以秒的速度，從零遞增到所需定時(shí)的時(shí)間，為高電平時(shí)以分的速度遞減，實(shí)現(xiàn)定時(shí)，直到零，定時(shí)完畢；alm輸出高電平，可啟動(dòng)各種電路或發(fā)出警報(bào)。時(shí)間的變化都將在數(shù)碼管上顯示出來。2.模塊及模塊功能模塊AAA見以以下圖示。它是核心模塊，用來實(shí)現(xiàn)定時(shí)器的邏輯功能，計(jì)數(shù)結(jié)果用十進(jìn)制數(shù)輸出。LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYaaaISPORT(clk,clr,set:instd_logic;alm:outstd_logic;q1,q0:outstd_logic_vector(3downto0));ENDaaa;ARCHITECTUREaaa_arcOFaaaISBEGINPROCESS(clk,clr)variablecnt1,cnt0:std_logic_vector(3downto0);variablecnt:integerrange0to59;BEGINIFclr='0'THEN--整體復(fù)位alm<='0';cnt:=0;cnt1:="0000";cnt0:="0000";ELSIFclk'EVENTANDclk='1'THEN--設(shè)計(jì)數(shù)初值IFset='0'THENcnt:=0;IFcnt0<"1001"THENcnt0:=cnt0+1;ELSEcnt0:="0000";IFcnt1<"1001"THENcnt1:=cnt1+1;ELSEcnt1:="0000";ENDIF;ENDIF;ELSEIFcnt<59THEN--60分頻cnt:=cnt+1;ELSEcnt:=0;IFcnt0>"0000"THENcnt0:=cnt0-1;IFcnt1="0000"ANDcnt0="0000"THEN--判斷計(jì)時(shí)是否完畢alm<='1';ENDIF;ELSEcnt0:="1001";IFcnt1>"0000"THENcnt1:=cnt1-1;ELSEcnt1:="1001";ENDIF;ENDIF;ENDIF;ENDIF;ENDIF;q0<=cnt0;q1<=cnt1;ENDPROCESS;ENDaaa_arc;模塊CH如以以下圖示。由于只用了兩個(gè)數(shù)碼管，所以片選信號(hào)直接接一個(gè)較快的時(shí)鐘。此模塊的功能是對(duì)應(yīng)片選信號(hào)，送出要顯示的數(shù)據(jù)。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYchISPORT(sel:instd_logic;a1,a0:instd_logic_vector(3downto0);q:outstd_logic_vector(3downto0));ENDch;ARCHITECTUREch_arcOFchISBEGINPROCESS(sel,a0,a1)BEGINIFsel='0'THENq<=a0;ELSEq<=a1;ENDIF;ENDPROCESS;ENDch_arc;模塊DISP如以以下圖示。該模塊為七段譯碼器。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYdispISPORT(a:instd_logic_vector(3downto0);q:outstd_logic_vector(6downto0));ENDdisp;ARCHITECTUREdisp_arcOFdispISBEGINPROCESS(a)BEGINCASEaISWHEN"0000"=>q<="0111111";WHEN"0001"=>q<="0000110";WHEN"0010"=>q<="1011011";WHEN"0011"=>q<="1001111";WHEN"0100"=>q<="1100110";WHEN"0101"=>q<="1101101";WHEN"0110"=>q<="1111101";WHEN"0111"=>q<="0000111";WHEN"1000"=>q<="1111111";WHEN"1001"=>q<="1101111";WHENothers=>q<="0000000";ENDCASE;ENDPROCESS;ENDdisp_arc;3.仿真結(jié)果分析總體仿真結(jié)果如下：由圖可見，clr=’0’可實(shí)現(xiàn)整體復(fù)位功能。set=’0本圖中當(dāng)遞增到26后，set=’1’定時(shí)完畢后，clm=’1’clr=’0’，整體復(fù)位，clm=’0該設(shè)計(jì)采用動(dòng)態(tài)掃描電路，經(jīng)過二選一模塊將結(jié)果顯示出來。從上圖可見，q交替輸出兩位結(jié)果。sel=’1’時(shí)輸出高位，sel=’0自動(dòng)售貨機(jī)控制器一、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)的控制電路。該自動(dòng)售貨機(jī)銷售價(jià)格為25美分的糖果，利用有限狀態(tài)機(jī)進(jìn)展電路設(shè)計(jì)?？刂破鞯妮斎胼敵鋈缫砸韵聢D：輸入信號(hào)是nickel_in〔投入5美分〕，dime_in〔投入10美分〕，quarter_in〔投入25美分〕。另外兩個(gè)必要的輸入是clk〔時(shí)鐘〕和rst〔復(fù)位〕?？刂破飨鄳?yīng)的有3個(gè)輸出：candy_out用于控制發(fā)放糖果,nickel_out用于控制找回5美分的零錢,dime_out用于控制找回10美分的零錢。0255025510152040453035ninininiqiqiqiqiqinododino+codo+cocodidididini自動(dòng)售貨機(jī)控制器的頂層電路圖和狀態(tài)轉(zhuǎn)移圖信號(hào)說明：ni=nickel_in,di=dime_in,qi=quarter_in,no=nickel_out,do=dime_out,co=candy_out二、該設(shè)計(jì)的VHDL源碼如下：在代碼中定義了枚舉類型state，它包含10個(gè)狀態(tài)，所以至少需要用4位對(duì)其進(jìn)展編碼〔將產(chǎn)生4個(gè)存放器〕。在默認(rèn)狀態(tài)下，編譯器將按照它們的排列順序?qū)ζ溥M(jìn)展編碼，所以有st0=〞0000”〔十進(jìn)制的0〕，st5=〞0001”〔十進(jìn)制的1〕，…和st45=〞LIBRARYieee;USEieee.std_logic_1164.all;ENTITYvending_machineISPORT(clk,rst:INSTD_LOGIC;nickel_in,dime_in,quarter_in:INBOOLEAN;candy_out,nickel_out,dime_out:OUTSTD_LOGIC);ENDvending_machine;ARCHITECTUREfsmOFvending_machineISTYPEstateIS(st0,st5,st10,st15,st20,st25,st30,st35,st40,st45);SIGNALpresent_state,next_state:STATE;BEGINPROCESS(rst,clk)BEGINIF(rst='1')THENpresent_state<=st0;ELSIF(clk'EVENTANDclk='1')THENpresent_state<=next_state;ENDIF;ENDPROCESS;PROCESS(present_state,nickel_in,dime_in,quarter_in)BEGINCASEpresent_stateISWHENst0=>candy_out<='0';nickel_out<='0';dime_out<='0';IF(nickel_in)THENnext_state<=st5;ELSIF(dime_in)THENnext_state<=st10;ELSIF(quarter_in)THENnext_state<=st25;ELSEnext_state<=st0;ENDIF;WHENst5=>candy_out<='0';nickel_out<='0';dime_out<='0';IF(nickel_in)THENnext_state<=st10;ELSIF(dime_in)THENnext_state<=st15;ELSIF(quarter_in)THENnext_state<=st30;ELSEnext_state<=st5;ENDIF;WHENst10=>candy_out<='0';nickel_out<='0';dime_out<='0';IF(nickel_in)THENnext_state<=st15;ELSIF(dime_in)THENnext_state<=st20;ELSIF(quarter_in)THENnext_state<=st35;ELSEnext_state<=st10;ENDIF;WHENst15=>candy_out<='0';nickel_out<='0';dime_out<='0';IF(nickel_in)THENnext_state<=st20;ELSIF(dime_in)THENnext_state<=st25;ELSIF(quarter_in)THENnext_state<=st40;ELSEnext_state<=st15;ENDIF;WHENst20=>candy_out<='0';nickel_out<='0';dime_out<='0';IF(nickel_in)THENnext_state<=st25;ELSIF(dime_in)THENnext_state<=st30;ELSIF(quarter_in)THENnext_state<=st45;ELSEnext_state<=st20;ENDIF;WHENst25=>candy_out<='1';nickel_out<='0';dime_out<='0';next_state<=st0;WHENst30=>candy_out<='1';nickel_out<='1';dime_out<='0';next_state<=st0;WHENst35=>candy_out<='1';nickel_out<='0';dime_out<='1';next_state<=st0;WHENst40=>candy_out<='0';nickel_out<='1';dime_out<='0';next_state<=st35;WHENst45=>candy_out<='0';nickel_out<='0';dime_out<='1';next_state<=st35;ENDCASE;ENDPROCESS;ENDfsm;三、仿真結(jié)果分析仿真結(jié)果如以以下圖示：由上圖可以看到：第一個(gè)周期內(nèi)，一共投入了3個(gè)5美分硬幣和1個(gè)25美分硬幣。在第一個(gè)5美分硬幣投進(jìn)去后的第一個(gè)時(shí)鐘上升沿出現(xiàn)時(shí)，有限狀態(tài)機(jī)的狀態(tài)從st0〔十進(jìn)制的0〕轉(zhuǎn)到了st5〔十進(jìn)制的1〕。在投入第二個(gè)5美分硬幣后狀態(tài)轉(zhuǎn)到st10〔十進(jìn)制的2〕，投入第二個(gè)5美分硬幣后狀態(tài)轉(zhuǎn)到st15〔十進(jìn)制的3〕，在25美分硬幣投進(jìn)去以后，狀態(tài)變?yōu)閟t40〔十進(jìn)制的8〕。此后，售貨機(jī)退還顧客一個(gè)5美分硬幣〔nickle_out=’1’〕,同時(shí)狀態(tài)機(jī)進(jìn)入st35〔十進(jìn)制的7〕，接著退還10美分硬幣〔dime_out=’1’〕并發(fā)放糖果〔candy_out=’其他輸入組合的分析同上。二、2.設(shè)計(jì)幀同步檢測電路，輸入位寬1位的二進(jìn)制序列及時(shí)鐘，輸出高電平脈沖的檢測結(jié)果。對(duì)輸入的二進(jìn)制序列檢測幀同步序列“01011〞，即當(dāng)輸入的二進(jìn)制序列中出現(xiàn)幀同步序列時(shí)，輸出一個(gè)高電平脈沖?！?〕.設(shè)計(jì)原理用狀態(tài)機(jī)，狀態(tài)轉(zhuǎn)換圖如以以下圖示：State/YState/YX狀態(tài)轉(zhuǎn)換圖各狀態(tài)定義如下：S0：空閑狀態(tài)或僅輸入“1〞；S1：輸入一個(gè)“0”S2：輸入序列“01”S3：輸入序列“010”S4：輸入序列“0101”S5：輸入幀同步序列“01011”管腳圖管腳說明：CLK—時(shí)鐘信號(hào)；X—輸入二進(jìn)制序列；Y—輸出變量。〔2〕.VHDL源程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;USEieee.std_logic_unsigned.all;ENTITYcheckISPORT(clk,x:instd_logic;y:outstd_logic);ENDcheck;ARCHITECTUREcheck_arcOFcheckIStypestateis(s0,s1,s2,s3,s4,s5);signalpresent_state:state;signalnext_state:state;BEGINs:PROCESS(clk)BEGINIFclk'eventandclk='1'THENpresent_state<=next_state;ENDIF;ENDPROCESSs;c:PROCESS(x,present_state)BEGINcasepresent_stateiswhens0=>y<='0';ifx='0'thennext_state<=s1;elsenext_state<=s0;endif;whens1=>y<='0';ifx='1'thennext_state<=s2;elsenext_state<=s1;endif;whens2=>y<='0';ifx='0'thennext_state<=s3;elsenext_state<=s0;endif;whens3=>y<='0';ifx='1'thennext_state<=s4;elsenext_state<=s1;endif;whens4=>y<='0';ifx='1'thennext_state<=s5;elsenext_state<=s3;endif;whens5=>y<='1';ifx='1'thennext_state<=s0;elsenext_state<=s1;endif;whenothers=>null;endcase;ENDPROCESSc;ENDcheck_arc;〔3〕.仿真結(jié)果及其分析仿真結(jié)果如以以下圖示：仿真結(jié)果分析：由以上截圖可以看到，當(dāng)輸入的二進(jìn)制序列x=“01011〞，即檢測到幀同步序列時(shí)，y輸出一個(gè)高電平脈沖。且由第三個(gè)圖可見，當(dāng)clk取Hz時(shí)，輸出有12.6ns/12.8ns的延時(shí)。二、3.設(shè)計(jì)可以對(duì)兩個(gè)運(yùn)發(fā)動(dòng)賽跑計(jì)時(shí)的秒表，要求如下：〔1〕秒表的輸入只有時(shí)鐘〔clk〕和一個(gè)按鍵〔key〕，假設(shè)key已經(jīng)經(jīng)過防抖動(dòng)和脈沖寬度處理，每按一次key產(chǎn)生持續(xù)一個(gè)時(shí)鐘周期的高電平脈沖，可以滿足設(shè)計(jì)的需要，不需要對(duì)key再做任何處理?！?〕秒表輸出用0－59的整數(shù)表示，不需要對(duì)十位和個(gè)位分別計(jì)數(shù)，不需要7段譯碼?！?〕鍵key的功能如下：按第一下key，開場計(jì)數(shù)，并輸出計(jì)數(shù)值；第一個(gè)運(yùn)發(fā)動(dòng)到終點(diǎn)時(shí)按第二下key，秒表記住第一個(gè)運(yùn)發(fā)動(dòng)到終點(diǎn)的時(shí)間，但還在繼續(xù)計(jì)數(shù)并輸出計(jì)數(shù)值；第二個(gè)運(yùn)發(fā)動(dòng)到終點(diǎn)時(shí)按第三下key，停頓計(jì)數(shù)，這時(shí)輸出的計(jì)數(shù)值就是第二個(gè)運(yùn)發(fā)動(dòng)用的時(shí)間；然后按第四下key，秒表輸出第一個(gè)運(yùn)發(fā)動(dòng)到終點(diǎn)的時(shí)間，即按第二下key時(shí)記住的計(jì)數(shù)值；按第五下key，秒表清0，開場新的周期?！?〕畫出秒表的狀態(tài)轉(zhuǎn)移圖，標(biāo)明各個(gè)狀態(tài)的轉(zhuǎn)移條件和輸出?！?〕用VHDL完成秒表的設(shè)計(jì)?！?〕.設(shè)計(jì)原理：該設(shè)計(jì)的狀態(tài)轉(zhuǎn)移圖如下：SS0/0S1/countS2/countS3/T2S4/T1S5/0Key=1Key=1Key=1Key=1Key=1Key=1=1Key=0Key=0Key=0Key=0Key=0Key=0其中，S0：空閑狀態(tài)，輸出為0；S1：第一個(gè)key按下后的狀態(tài)，輸出計(jì)數(shù)值；S2：第二個(gè)key按下后的狀態(tài)，輸出計(jì)數(shù)值，并記下第一個(gè)運(yùn)發(fā)動(dòng)到達(dá)終點(diǎn)的時(shí)間；S3：第三個(gè)key按下后的狀態(tài)，輸出第二個(gè)運(yùn)發(fā)動(dòng)所用時(shí)間；S4：第四個(gè)key按下后的狀態(tài)，輸出第一個(gè)運(yùn)發(fā)動(dòng)所用時(shí)間；S5：第五個(gè)key按下后的狀態(tài)，輸出清零。(2).VHDL源程序如下：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;USEieee.std_logic_unsigned.all;ENTITYsecondISPORT(clk,key:instd_logic;count:outintegerrange0to59);ENDsecond;ARCHITECTUREsecond_arcOFsecondIStypestateis(s0,s1,s2,s3,s4,s5);signalpresent_state:state;signalnext_state:state;BEGINh:PROCESS(key)BEGINIFkey='1'THENpresent_state<=next_state;ENDIF;ENDPROCESSh;s:PROCESS(present_state)BEGINCASEpresent_stateISWHENs0=>next_state<=s1;WHENs1=>next_state<=s2;WHENs2=>next_state<=s3;WHENs3=>next_state<=s4;WHENs4=>next_state<=s5;WHENs5=>next_state<=s1;WHENothers=>null;ENDCASE;ENDPROCESSs;c:PROCESS(clk,present_state)variablec1,c2:integerrange0to59;BEGINIFclk'eventandclk='1'THENcasepresent_stateiswhens0=>c1:=0;c2:=0;count<=0;whens1=>c1:=c1+1;c2:=c2+1;count<=c1;whens2=>c2:=c2+1;count<=c2;whens3=>count<=c2;whens4=>count<=c1;whens5=>c1:=0;c2:=0;count<=0;whenothers=>null;endcase;ENDIF;ENDPROCESSc;ENDsecond_arc;(3).仿真結(jié)果及其分析仿真結(jié)果如以以下圖示：仿真結(jié)果分析：仿真中clk時(shí)鐘頻率為Hz，〔實(shí)際應(yīng)用中采用1Hz〕。由以上3副截圖可以看出：在第一個(gè)計(jì)數(shù)周期內(nèi)，按第一下key〔2us〕后，clk上升沿到來時(shí)，系統(tǒng)開場計(jì)數(shù)，并同時(shí)輸出計(jì)數(shù)值；第一個(gè)運(yùn)發(fā)動(dòng)到終點(diǎn)〔23us〕時(shí)按第二下key，秒表記住第一個(gè)運(yùn)發(fā)動(dòng)到終點(diǎn)的時(shí)間〔23us-2us=21us〕，但還在繼續(xù)計(jì)數(shù)并輸出計(jì)數(shù)值；第二個(gè)運(yùn)發(fā)動(dòng)到終點(diǎn)〔30us〕時(shí)按第三下key，停頓計(jì)數(shù)，這時(shí)輸出的計(jì)數(shù)值〔28〕就是第二個(gè)運(yùn)發(fā)動(dòng)用的時(shí)間〔30us-2us=28us〕；然后按第四下key，秒表輸出第一個(gè)運(yùn)發(fā)動(dòng)到終點(diǎn)的時(shí)間〔21〕，即按第二下key時(shí)記住的計(jì)數(shù)值；按第五下key，秒表清0，開場新的周期。此外，由圖可見，present_state的變化發(fā)生在key=“1〞且時(shí)鐘上升沿降臨時(shí)。其改變與狀態(tài)轉(zhuǎn)換圖給出的一致。二、自選題三層電梯控制器實(shí)驗(yàn)任務(wù)(1)每層電梯入口處設(shè)有上下請(qǐng)求開關(guān)，電梯內(nèi)設(shè)有乘客到達(dá)層次的停站請(qǐng)求開關(guān)。(2)設(shè)有電梯處所處位置指示裝置及電梯運(yùn)行模式〔上升或下降〕指示裝置。(3)電梯每秒升〔降〕一層樓〔在仿真中取1s〕。(4)電梯到達(dá)有停站請(qǐng)求的樓層后，經(jīng)過1s〔在仿真中取1s〕電梯門翻開，開門指示燈亮，開門4s〔在仿真中取2s〕后，電梯門關(guān)閉〔開門指示燈滅〕，電梯繼續(xù)運(yùn)行，直至執(zhí)行完最后一個(gè)請(qǐng)求信號(hào)后停在當(dāng)前層。(5)能記憶電梯內(nèi)外的所有請(qǐng)求信號(hào)，并按照電梯運(yùn)行規(guī)那么次序響應(yīng)，每個(gè)請(qǐng)求信號(hào)保存至執(zhí)行后去除。(6)電梯運(yùn)行規(guī)那么：當(dāng)電梯處于上升模式時(shí)，只響應(yīng)比電梯所在位置高的上樓請(qǐng)求信號(hào)，由下而上逐個(gè)執(zhí)行，直至最后一個(gè)上樓請(qǐng)求執(zhí)行完畢，如更高層有下樓請(qǐng)求，那么直接升到下樓請(qǐng)求的最高樓接客，然后便進(jìn)入下降模式。當(dāng)電梯處于下降模式時(shí)，那么與上升模式相反。(7)電梯初始狀態(tài)為一層開門?？傮w框圖如以以下圖所示：2.模塊及模塊功能模塊veryharrd見以以下圖。將電梯的狀態(tài)劃分為四個(gè)：一層狀態(tài)〔c1〕，二層狀態(tài)〔c2〕，三層狀態(tài)〔c3〕，開門狀態(tài)〔kai〕。對(duì)每一個(gè)狀態(tài)分析其所有的可能。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYveryharddISPORT(up1,up2,clk,down2,down3,k1,k2,k3:instd_logic;--up1,up2:是一層、二層的上升要求--down1，down2：是二層、三層的下降要求--k1，k2，k3：是在一層、二層、三層停電梯的要求--up1,up2,clk,down2,down3,k1,k2,k3均與鍵開關(guān)相連site:outstd_logic_vector(3downto1);--site：顯示電梯現(xiàn)在在哪一層a1,a2,a3:outstd_logic;--a1,a2,a3：顯示在哪一層有停電梯要求mode,door:outstd_logic);--door：顯示現(xiàn)在門的狀態(tài)〔"0"表示關(guān)，"1"表示開〕--mode：顯示電梯現(xiàn)在的運(yùn)行模式〔上升或下降〕--a1,a2,a3，door：均與發(fā)光二極管相連ENDveryhardd;ARCHITECTUREveryhardd_arcOFveryharddIStypestate_typeis(c1,c2,c3,kai);BEGINPROCESS(clk)variableupl,downl,tingl,cengl:std_logic_vector(3downto1);variablemo,x,y,z:std_logic;variablecnt1,cnt2:integer;variablestate:state_type;BEGINifclk'eventandclk='1'thenifup1='0'thenupl(1):='1';endif;ifup2='0'thenupl(2):='1';endif;ifdown3='0'thendownl(3):='1';endif;ifdown2='0'thendownl(2):='1';endif;ifk1='0'thentingl(1):='1';endif;ifk2='0'thentingl(2):='1';endif;ifk3='0'thentingl(3):='1';endif;ifcnt1<10then--每秒升降一層樓〔在仿真中取1s〕cnt1:=cnt1+1;elsecasestateiswhenc1=>cengl:="001";mo:='0';--電梯在一層轉(zhuǎn)為上升模式ifupl/="000"ordownl/="000"ortingl/="000"thenz:='1';--任何請(qǐng)求都會(huì)破壞初態(tài)endif;ifz='0'then--電梯的初態(tài)為一層開門狀態(tài)door<='1';elsedoor<='0';iftingl(1)='1'orupl(1)='1'thenstate:=kai;--轉(zhuǎn)入開門狀態(tài)tingl(1):='0';upl(1):='0';elsifupl(2)='1'ortingl(2)='1'thenstate:=c2;elsifdownl(3)='1'ortingl(3)='1'thenstate:=c2;x:='1';elsifdownl(2)='1'thenstate:=c2;mo:='1';endif;endif;whenc2=>cengl:="010";ifmo='0'theniftingl(2)='1'orupl(2)='1'thenstate:=kai;tingl(2):='0';upl(2):='0';elsifdownl(3)='1'ortingl(3)='1'orx='1'thenstate:=c3;x:='0';elsifdownl(2)='1'orupl(1)='1'ortingl(1)='1'thenmo:='1';endif;elseiftingl(2)='1'ordownl(2)='1'thenstate:=kai;tingl(2):='0';downl(2):='0';elsifupl(1)='1'ortingl(1)='1'ory='1'thenstate:=c1;y:='0';elsifdownl(3)='1'ortingl(3)='1'orupl(2)='1'thenmo:='0';endif;endif;whenc3=>mo:='1';cengl:="100";iftingl(3)='1'ordownl(3)='1'thenstate:=kai;tingl(3):='0';downl(3):='0';elsiftingl(2)='1'ordownl(2)='1'thenstate:=c2;elsiftingl(1)='1'orupl(1)='1'thenstate:=c2;y:='1';elsifupl(2)='1'thenstate:=c2;mo:='0';endif;whenkai=>door<='1';ifcnt2<2then--保證開門狀態(tài)2*10*T=2uscnt2:=cnt2+1;elsedoor<='0';cnt2:=0;ifcengl="001"thenstate:=c1;elsifcengl="010"thenstate:=c2;elsifcengl="100"thenstate:=c3;endif;endif;endcase;cnt1:=0;endif;endif;site<=cengl;a1<=tingl(1);a2<=tingl(2);a3<=tingl(3);mode<=mo;ENDPROCESS;ENDveryhardd_arc;模塊seg見以以下圖示。其功能是將樓層顯示的信號(hào)轉(zhuǎn)換成可以用數(shù)碼管顯示的信號(hào)。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYsegISPORT(a:instd_logic_vector(3downto1);clk:instd_logic;q:outstd_logic_vector(6downto0));ENDseg;ARCHITECTUREseg_arcOFsegISBEGINPROCESS(clk)BEGINIFclk'eventandclk='1'THENCASEaISWHEN"001"=>q<="0000110";WHEN"010"=>q<="1011011";WHEN"100"=>q<="1001111";WHENothers=>null;ENDCASE;ENDIF;