TI - 使用高速數(shù)據(jù)轉(zhuǎn)換器快速取得成功的關(guān)鍵-設(shè)計應(yīng)用

精品文檔-下載后可編輯TI-使用高速數(shù)據(jù)轉(zhuǎn)換器快速取得成功的關(guān)鍵-設(shè)計應(yīng)用無論是設(shè)計測試和測量設(shè)備還是汽車激光雷達(dá)模擬前端（AFE），使用現(xiàn)代高速數(shù)據(jù)轉(zhuǎn)換器的硬件設(shè)計人員都面臨高頻輸入、輸出、時鐘速率和數(shù)字接口的嚴(yán)峻挑戰(zhàn)。問題可能包括與您的現(xiàn)場可編程門陣列（FPGA）相連、確信您的設(shè)計通道將起作用或確定在構(gòu)建系統(tǒng)之前如何對系統(tǒng)進(jìn)行建模。

本文中將仔細(xì)研究這些挑戰(zhàn)。

快速的系統(tǒng)開發(fā)

開始新的硬件設(shè)計之前，工程師經(jīng)常會在自己的測試臺上評估重要的芯片。一旦獲得了運(yùn)行典型評估板所需的設(shè)備，組件評估通常會在理想情況的電源和信號源下進(jìn)行。TI大多數(shù)情況下會提供車載電源和時鐘，以便您可使用少的測試臺設(shè)備以及如圖1所示設(shè)置的更實(shí)際的電源和信號源來運(yùn)行電路板。

Balun或amp

Balun或amp

TI功率

TI時鐘

DDC或旁路

DDC或旁路

ADC芯片

ADC評估板

模擬輸入

系統(tǒng)參考

時鐘

外部時鐘

圖1：典型的ADC評估板

驗證性能后，可將更完整的評估板的示意圖和布局作為那一部分子系統(tǒng)的參考設(shè)計部分子。我們的數(shù)據(jù)采集和模式生成工具支持CMOS、LVDS和JESD204，并附帶操作它們所需的軟件。為您的高速數(shù)據(jù)轉(zhuǎn)換器使用評估板用戶指南，可在不到10分鐘的時間內(nèi)啟動并運(yùn)行大多數(shù)評估板。參見圖2。

內(nèi)存

TI的高速數(shù)據(jù)轉(zhuǎn)換器版軟件

USB至PC

FPGA支持工具

圖2：TI的數(shù)據(jù)采集和模式生成的硬件和軟件

隨著系統(tǒng)變得越來越復(fù)雜，您可能需要評估更廣范圍的用例。此時你可能會需要一塊評估板。如果您的評估需求變得復(fù)雜，則可使用Python、MATLAB、LabVIEW或C++軟件通過設(shè)備評估板、采集卡解決方案和測試臺設(shè)備直接與設(shè)備通信。我們支持板的一些很好的示例包括用于LVDS/CMOS的TSW1400EVM以及用于支持JESD204B串行器-解串器（SerDes）協(xié)議設(shè)備的TSW14J56EVM，如圖3所示。

圖3：TI的用于JESD204B數(shù)據(jù)采集或模式生成的TSW14J56EVM

TI還支持單臺PC上的有多評估模塊原型的完整系統(tǒng)級模型。例如，通過將KCU105或VCU118等XilinxFPGA開發(fā)套件連接到多個模擬-數(shù)字轉(zhuǎn)換器（ADC）或數(shù)字-模擬轉(zhuǎn)換器（DAC），可同時測試發(fā)送和接收通道。

在線CTA：

加速從概念到原型的設(shè)計。

探索我們的JESD204快速設(shè)計IP，以簡化FPGA集成并縮短總體開發(fā)時間。

FPGA連通性以及JESD204B和JESD204C

您可能要解決的問題之一是如何在FPGA中獲取數(shù)據(jù)。盡管LVDS和CMOS是簡易接口，但它們在設(shè)備上每個管腳上支持的速度極其有限。隨著更新型的高速數(shù)據(jù)轉(zhuǎn)換器更普遍地支持1GSPS的輸入或輸出速率，這些接口要么失去市場，要么使設(shè)計變得復(fù)雜。

為微電子行業(yè)制定開放標(biāo)準(zhǔn)的JEDEC創(chuàng)建了JESD204，通過支持超過12.5Gbps的差分對通道速率來解決此問題。但盡管JESD204限度地減少了管腳數(shù)量，但它通過對并行數(shù)據(jù)進(jìn)行編碼和串行化或反序列化和解碼增加了接口復(fù)雜性。

到目前為止，您不得不主要依靠JESD204知識產(chǎn)權(quán)（IP）塊和FPGA供應(yīng)商提供的支持。盡管這些IP塊可很好地工作，但它們以支持任意配置的任何設(shè)備的方式提供。這意味著很難為您的特定用例進(jìn)行了解和配置。您需要花費(fèi)大量精力自己設(shè)計IP，或從第三方IP提供商那里尋求IP。但如果出現(xiàn)問題，第三方IP將需要在實(shí)現(xiàn)方面提供幫助和支持。

TI自有的JESD204快速設(shè)計IP可針對您的FPGA平臺、數(shù)據(jù)轉(zhuǎn)換器和JESD204模式進(jìn)行預(yù)配置和優(yōu)化。我們的IP需要更少的FPGA資源，同時還可針對每種特定用途進(jìn)行定制。另一個優(yōu)點(diǎn)是實(shí)現(xiàn)JESD204鏈接僅需數(shù)小時或數(shù)天，而非數(shù)周或數(shù)月的時間。

設(shè)備模型

隨著直接射頻（RF）采樣和超快SerDes與高速數(shù)據(jù)轉(zhuǎn)換器的結(jié)合變得越來越普遍，對RF和信號完整性進(jìn)行建模的能力已成為成功通過首次設(shè)計的必要條件。傳統(tǒng)上講，大多數(shù)供應(yīng)商僅為S參數(shù)模型中的ADC提供輸入阻抗信息，但TI的ADC12DJ3200、ADC12DJ5200RF和ADC12QJ1600-Q1高頻輸入器件的目標(biāo)是高達(dá)8GHz的采樣頻率，現(xiàn)在具有包含阻抗和頻率響應(yīng)信息的S參數(shù)模型。

使用此新模型，您可模擬預(yù)期的設(shè)備行為并優(yōu)化阻抗匹配。TI的策略是在支持極高的輸入和輸出頻率的設(shè)備上提供這些模型，而阻抗匹配和實(shí)現(xiàn)所需的頻率響應(yīng)則更具挑戰(zhàn)性。

在數(shù)據(jù)轉(zhuǎn)換器的數(shù)字接口側(cè)，輸入/輸出緩沖區(qū)信息規(guī)范（IBIS）是一種通用模型，可為CMOS和LVDS管腳提供物理層信息以及DC和AC類型的行為。對于大多數(shù)使用高速JESD204SerDes的新型數(shù)據(jù)轉(zhuǎn)換器，這些模型已改進(jìn)為IBIS-算法建模接口（AMI），其中包括有助于應(yīng)用均衡和預(yù)加重或后加重的有用信息。IBIS-AMI提供您所需的建模功能，使您首次即可正確使用電路板，同時實(shí)現(xiàn)良好的誤碼率、信號完整性和穩(wěn)健的數(shù)據(jù)鏈路。圖4所示為RF（綠色）和數(shù)字接口（藍(lán)色）模型。

Balun或amp

Balun或amp

TI功率

TI時鐘

DDC或旁路

DDC或旁路

ADC芯片

ADC評估板

模擬輸入

系統(tǒng)參考

時鐘

外部時鐘

RF模型

接口模型

圖4：接口建模

結(jié)論

無論您使用高速數(shù)據(jù)轉(zhuǎn)換器進(jìn)行設(shè)計已有一段時間，還是對高速設(shè)計還不太熟悉，都不用擔(dān)心，因為TI正設(shè)計易于使用的高速數(shù)據(jù)轉(zhuǎn)換器。我們構(gòu)建了一個可簡化所有工作的完整開發(fā)環(huán)境，如圖5所示。

利用可輕松實(shí)現(xiàn)FPGA集成的現(xiàn)成IP、的RF系統(tǒng)模型以及市場上穩(wěn)健的一組靈活、可擴(kuò)展和可自動化的評估模塊，您可縮短幾個月的固件開發(fā)時間、減少昂貴的設(shè)計周期并加快從概念到原型的高速設(shè)計。

Balun或amp

Balun或amp

TI功率

TI時鐘

DDC或旁路

DDC或旁路

ADC芯片

ADC評估板

模擬輸入