EDA與VHDL知識點總結(jié)與期末考試試卷及答案

1.一個項目的輸入輸出端口是定義在」。

A.實體中B.結(jié)構(gòu)體中C.任何位置D.進程體

2.描述項目具有邏輯功能的是B。

A.實體B.結(jié)構(gòu)體C.配置D.進程

3.關鍵字ARCHITECTURE定義的是A。

A.結(jié)構(gòu)體B.進程C.實體D.配置

4.MAXPLUSII中編譯VHDL源程序時要求C。

A.文件名和實體可不同名B.文件名和實體名無關C.文件名和實體名要相同1).不確定

5.1987標準的VHDL語言對大小寫是D。

A.敏感的B.只能用小寫C.只能用大寫D.不敏感

6.關于1987標準的VHDL語言中，標識符描述正確的是____」

A.必須以英文字母開頭B.可以使用漢字開頭C.可以使用數(shù)字開頭D.任何字符都可以

7.關于1987標準的VHDL語言中，標識符描述正確的是B。

A.下劃線可以連用B,下劃線不能連用C.不能使用下劃線D.可以使用任何字符

8.符合1987VHDL標準的標識符是A。

A,A_2B.A+2C.2AD.22

9.符合1987VHDL標準的標識符是A。

A.a_2_3B.a2C.2_2_aD.2a

10.不符合1987VHDL標準的標識符是C。

A.a_l_inB.a_in_2C.2_aD.asdl

11.不符合1987VHDL標準的標識符是_____D_=

A.a2b2B.alblC.adl2D.%50

12.VHDL語言中變量定義的位置是D。

A.實體中中任何位置B.實體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定位置

13.VHDL語言中信號定義的位置是D.

A.實體中任何位置B.實體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定位置

14.變量是局部量可以寫在B。

A.實體中B.進程中C,線粒體D.種子體中

15.變量和信號的描述正確的是」。

A,變量賦值號是:=B.信號賦值號是:=C.變量賦值號是＜=D.二者沒有區(qū)別

16.變量和信號的描述正確的是B。

A,變量可以帶出進程B.信號可以帶出進程C.信號不能帶出進程D.二者沒有區(qū)別

17.關于VHDL數(shù)據(jù)類型，正確的是3o

A.數(shù)據(jù)類型不同不能進行運算B.數(shù)據(jù)類型相同才能進行運算

C.數(shù)據(jù)類型相同或相符就可以運算D.運算與數(shù)據(jù)類型無關

18.下面數(shù)據(jù)中屬于實數(shù)的是A。

A.4.2B.3C.'1'D."110H”

19.下面數(shù)據(jù)中屬于位矢量的是1)。

A.4.2B.3C.TD.“11011”

20.關于VHDL數(shù)據(jù)類型，正確的是。

A.用戶不能定義子類型B.用戶可以定義子類型

C.用戶可以定義任何類型的數(shù)據(jù)D.前面三個答案都是錯誤的

21.可以不必聲明而直接引用的數(shù)據(jù)類型是C。

A.STD_L0GICB.STD_L0GIC_VECT0RC.BITD.前面三個答案都是錯誤的

22.STDL0GIG1164中定義的高阻是字符D。

A.XB.xC.zD.Z

23.STD_L0GIG」164中字符II定義的是A。

A.弱信號1B.弱信號0C.沒有這個定義D.初始值

24.使用STDL0GIG1164使用的數(shù)據(jù)類型時B。

A.可以直接調(diào)用B.必須在庫和包集合中聲明C.必須在實體中聲明D.必須在結(jié)構(gòu)體中聲明

25.關于轉(zhuǎn)化函數(shù)正確的說法是?

A.任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化B.只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化

C.任何數(shù)據(jù)類型都不能轉(zhuǎn)化D.前面說法都是錯誤的

26.VHDL運算符優(yōu)先級的說法正確的是」。

A.邏輯運算的優(yōu)先級最高B.關系運算的優(yōu)先級最高

C.邏輯運算的優(yōu)先級最低D.關系運算的優(yōu)先級最低

27.VHDL運算符優(yōu)先級的說法正確的是A。

A.NOT的優(yōu)先級最高B.AND和NOT屬于同一個優(yōu)先級

C.NOT的優(yōu)先級最低D.前面的說法都是錯誤的

28.VHDL運算符優(yōu)先級的說法正確的是D。

A.括號不能改變優(yōu)先級B.不能使用括號C.括號的優(yōu)先級最低D.括號可以改變優(yōu)先級

29.如果a=l,b=0,則邏輯表達式(aANDb)OR(NOTbANDa)的值是B,

A.0B.1C.2D.不確定

30.關于關系運算符的說法正確的是。

A,不能進行關系運算B.關系運算和數(shù)據(jù)類型無關

C.關系運算數(shù)據(jù)類型要相同D.前面的說法都錯誤

31.轉(zhuǎn)換函數(shù)TO_BITVECTOR(A)的功能是。

A.將STDLOGICVECTOR轉(zhuǎn)換為BITVECTORB.將REAL轉(zhuǎn)換為BITVECTOR

C.將TIME轉(zhuǎn)換為BIT_VECTORD.前面的說法都錯誤

32.VHDL中順序語句放置位置說法正確的是。

A.可以放在進程語句中B.可以放在子程序中C.不能放在任意位置D.前面的說法都正確

33.不屬于順序語句的是B。

A.IF語句B.LOOP語句C.PROCESS語句D.CASE語句

34.正確給變量X賦值的語句是B。

A.X<=A+B;B.X:=A+b;C.X=A+B;D.前面的都不正確

35.EDA的中文含義是A。

A.電子設計自動化B.計算機輔助計算C.計算機輔助教學D.計算機輔助制造

36.可編程邏輯器件的英文簡稱是。A,FPGAB.PLAC.PALD.PLD

37.現(xiàn)場可編程門陣列的英文簡稱是。A.FPGAB.PLAC.PALD.PLD

38.基于下面技術的PLD器件中允許編程次數(shù)最多的是o

A.FLASHB.EEROMC.SRAMD.PROM

39.在EDA中，ISP的中文含義是。

A.網(wǎng)絡供應商B.在系統(tǒng)編程C.沒有特定意義D.使用編程器燒寫PLD芯片

40.在EDA中，IP的中文含義是o

A.網(wǎng)絡供應商B.在系統(tǒng)編程C.沒有特定意義D.知識產(chǎn)權核

41.EPF10K20TC144-4具有多少個管腳A

A.144個B.84個C.15個D.不確定

42.EPF10K20TC144-X器件，如果X的值越小表示?

A.器件的工作頻率越小B.器件的管腳越少C.器件的延時越小I).器件的功耗越小

43.如果a=l,b=l,則邏輯表達式(aXORb)OR(NOTbANDa)的值是A.

A.0B.1C.2D.不確定

44.執(zhí)行下列語句后Q的值等于B。

SIGNALE:STD_LOGIC_VECTOR(2TO5);

SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);

E<=(2=>'1',4=>'0,,OTHERS-'V);

Q<=(2=>E(2),4=>E(3),5=>'1',7=>E(5),OTHERS=>E(4));

A.”11011011"B."0010H01"C.“11011001”D.“00101100”

45.VHDI.文本編輯中編譯時出現(xiàn)如下的報錯信息

Error:VHDLsyntaxerror:signaldeclarationmusthavebutfoundbegininstead.其錯誤原

因是Ao

A.信號聲明缺少分號。B.錯將設計文件存入了根目錄，并將其設定成工程。

C.設計文件的文件名與實體名不一致。I).程序中缺少關鍵詞。

46.VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息

Error:VHDLsyntaxerror:choicevaluelengthmustmatchselectorexpressionvaluelength其

錯誤原因是A。

A.表達式寬度不匹配。B.錯將設計文件存入了根目錄，并將其設定成工程。

C.設計文件的文件名與實體名不一致。D.程序中缺少關鍵詞。

47.MAX+PLUSII的設計文件不能直接保存在B。

A.硬盤B.根目錄C.文件夾D.工程目錄

48.MAXPLUSH是哪個公司的軟件A。

A.ALTERAB.ATMELC.LATTICED.XILINX

49.MAXPLUSII不支持的輸入方式是D。

A.文本輸入B.原理圖輸入C,波形輸入D.矢量輸入

50.MAXPLUSII中原理圖的后綴是B。

A.DOCB.GDFC.BMPD.JIF

51.在一個VHDL設計中Idata是-一個信號，數(shù)據(jù)類型為stdlogic_vector,試指出下面那個賦值語句是錯誤的。

DO

A.idata<="00001111”；B.idata<=b”0000^1111M;

C.idata<=X"AB”D.idata<=B"21”;

52.在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是D。

A.ifelk'eventandelk='1'thenB.iffallingedge(elk)then

C.ifelk'eventandelk='O'thenD.ifelk'stableandnotelk='1'then

53.下面對利用原理圖輸入設計方法進行數(shù)字電路系統(tǒng)設計的描述中，那一種說法是不正確的。。

A.原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計；

B.原理圖輸入設計方法一般是一種自底向上的設計方法；

C.原理圖輸入設計方法無法對電路進行功能描述；

D.原理圖輸入設計方法也可進行層次化設計。

54.在一個VHDL設計中idata是一個信號，數(shù)據(jù)類型為integer,數(shù)據(jù)范圍0t。127下面哪個賦值語句是正確的。工。

A.idata:=32;B.idata<=16#A0#;C.idata<=16#7#E1;D.idata:=BttlOlO#;

55.下列那個流程是正確的基于EDA軟件的FPGA/CPLD設計流程：A

A.原理圖/HDL文本輸入一功能仿真一綜合一適配一編程下載一硬件測試

B.原理圖/HDL文本輸入一適配一綜合f功能仿真一編程下載一硬件測試；

C.原理圖/【IDL文本輸入一功能仿真一綜合一編程下載-一適配硬件測試；

D.原理圖/HDL文本輸入一功能仿真一適配一編程下載一綜合一硬件測試

56.在VHDL語言中，下列對進程(PROCESS)語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，正確的是。

A.PROCESS為一無限循環(huán)語句;敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。B.敏感信號參數(shù)表

中，應列出進程中使用的所有輸入信號；

C.進程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表三部分組成；

D.當前進程中聲明的信號也可用于其他進程。

57.對于信號和變量的說法，哪一個是不正確的：A。

A.信號用于作為進程中局部數(shù)據(jù)存儲單元B.變量的賦值是立即完成的

C.信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號的賦值符號不一樣

58.VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設計現(xiàn)行工作庫：。

A.IEEE庫B.VITAL庫C.STD庫D.WORK工作庫

59.下列語句中，不屬于并行語句的是：B

A.進程語句B.CASE語句C.元件例化語句D.WHEN…ELSE…語句

60.下面哪一條命令是MAX+PLUSH在時序仿真時執(zhí)行加載節(jié)點的命令？C

A.file—>setprojecttocurrentfileB.assign—>pin/locationchip

C.node—>enternodefromSNFD.file—>createdefaultsymbol

61.在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件申路的重要工具軟件稱為D。A.仿真器B.

綜合器C.適配器D.下載器

62.VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息

Error:Can'topenVHDL“WORK”其錯誤原因是Bo

A.錯將設計文件的后綴寫成.tdf,而非.vhd。

B.錯將設計文件存入了根目錄，并將其設定成工程.

C.設計文件的文件名與實體名不一致。

D.程序中缺少關鍵詞。

63.在VHDL的CASE語句中，條件句中的“=>”不是操作符號，它只相當與B作用。

A.IFB.THENC.ANDD.OR

64.下面哪一條命令是MAXPLUSH軟件中引腳鎖定的命令C。

A.file—>setprojecttocurrentfileB.node—>enternodefromSNF

C.assign—>pin/locationchipD.file—>createdefaultsymbol]

65.下列關于信號的說法不正確的是C°A.信號相當于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點。

B.信號的端口模式不必定義，它的數(shù)據(jù)既可以流進，也可以流出。

C.在同一進程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。

D.信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。

66.下面哪一個可以用作VHDL中的合法的實體名D。

A.ORB.VARIABLEC.SIGNALD.OUT1

67.VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息

Error:Linel,Filee:\muxfile\mux21.tdf:TDFsyntaxerror…其錯誤原因是A。

A.錯將設計文件的后綴寫成.tdf而非.vhdo

B.錯將設計文件存入了根目錄，并將其設定成工程。

C.設計文件的文件名與實體名不一致。

D.程序中缺少關鍵詞。

68.下列關于變量的說法正確的是A。

A.變量是一個局部量，它只能在進程和子程序中使用。

B.變量的賦值不是立即發(fā)生的，它需要有一個8延時。

C.在進程的敏感信號表中，既可以使用信號，也可以使用變量。

D.變量賦值的一般表達式為：目標變量名<=表達式。

69.下列關于CASE語句的說法不正確的是B。

A.條件句中的選擇值或標識符所代表的值必須在表達式的取值范圍內(nèi)。

B.CASE語句中必須要有WHENOT1【ERS=>NULL；語句。

C.CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn)o

D.CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。

70.VHDL中，為目標變量賦值符號是D。

A.=:B.=C.<=D.:=

71.在VHDL中,可以用語句1)表示檢測clock下降沿。

A.clock'eventB.clock'eventandclock=,1'C.clock=,O'D.clock'eventandclock=,O'

72.在VHDL的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOOP語句的局部量，B事先聲明。A.必須

B.不必c.其類型要D.其屬性要

73.在VHDL中，語句"FORIIN0TO7LOOP”定義循環(huán)次數(shù)為_A_一次。

A.8B.7C.0D.1

74.在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由B.語句組成的。

A.順序B.順序和并行C.并行D.任何

75.執(zhí)行MAX+PLUSH的C_命令，可以對設計的電路進行仿真。

A.GreatDefaultSymbolB.CompilerC.SimulatorD.Programmer

76.在VHDL中，PROCESS本身是C語句。

A.順序B.順序和并行C.并行D.任何

77.下面哪一個是VHDL中的波形編輯文件的后綴名B

A.gdfB.scfC.sysD.tdf

78.在元件例化語句中，用D符號實現(xiàn)名稱映射,將例化元件端口聲明語句中的信號與PORTMAP()中的信號名關

聯(lián)起來。

A.=B.:=C.<=D.=>

79.在VHDL中，含WAIT語句的進程PROCESS的括弧中」再加敏感信號，否則則是非法的。

A.可以B.不能C.必須D.有時可以

80.在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是I)。

A.綜合B.編譯C.仿真D.被高層次電路設計調(diào)用

81.在MAX+PLUSH工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯

編等操作，并檢查設計文件是否正確的過程稱為。

A.編輯B.編譯C.綜合D.編程

82.VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息

Error:VHDLDesignFile”mux21"mustcontainanentityofthesamename

其錯誤原因是C.

A.錯將設計文件的后綴寫成.tdf而非.vhd。B.錯將設計文件存入了根目錄，并將其設定成工程。C.設計文件

的文件名與實體名不一致。D.程序中缺少關鍵詞。

83.執(zhí)行下列語句后Q的值等于I)。

SIGNALE:STD_LOGIC_VECTOR(2TO5);

SIGNALQ:STDLOGICVECTOR(9D0WT02);

E〈=(2=>'O',4=>'O',OTHERS-'J);

Q<=(2=>E(2),4=>E(3),5=>'1',7=>E(5),OTHERS=>E(4));

A.“11011011”B.“00110100”C.“11011001”D.“00101100”

開發(fā)工具的發(fā)展趨勢

面對當今飛速發(fā)展的電子產(chǎn)品市場，電子設計人員需要更加實用、快捷的開發(fā)工具，使用統(tǒng)一的集成化設計環(huán)境，改變

優(yōu)先考慮具體物理實現(xiàn)方式的傳統(tǒng)設計思路，將精力集中到設計構(gòu)思、方案比較和尋找優(yōu)化設計等方面，以最快的速度

開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。開發(fā)工具的發(fā)展趨勢如下：

(1)具有混合信號處理能力

由于數(shù)字電路和模擬電路的不同特性，模擬集成電路EDA工具的發(fā)展遠遠落后于數(shù)字電路EDA開發(fā)工具。但是，由于

物理量本身多以模擬形式存在，實現(xiàn)高性能復雜電子系統(tǒng)的設計必然離不開模擬信號。20世紀90年代以來，EDA工具

廠商都比較重視數(shù)模混合信號設計工具的開發(fā)。美國Cadence、Synopsys等公司開發(fā)的EDA工具已經(jīng)具有了數(shù)?；旌?/p>

設計能力，這些EDA開發(fā)工具能完成含有模數(shù)變換、數(shù)字信號處理、專用集成電路宏單元、數(shù)模變換和各種壓控振蕩

器在內(nèi)的混合系統(tǒng)設計。

(2)高效的仿真工具

在整個電子系統(tǒng)設計過程中，仿真是花費時間最多的工作，也是占用EAD工具時間最多的一個環(huán)節(jié)?？梢詫㈦娮酉到y(tǒng)

設計的仿真過程分為兩個階段：設計前期的系統(tǒng)級仿真和設計過程中的電路級仿真。系統(tǒng)級仿真主要驗證系統(tǒng)的功能，

如驗證設計的有效性等；電路級仿真主要驗證系統(tǒng)的性能，決定怎樣實現(xiàn)設計，如測試設計的精度、處理和保證設計要

求等。要提高仿真的效率，一方面是要建立合理的仿真算法；另一方面是要更好地解決系統(tǒng)級仿真中，系統(tǒng)模型的建模

和電路級仿真中電路模型的建模技術。在未來的EDA技術中，仿真工具將有較大的發(fā)展空間。

(3)理想的邏輯綜合、優(yōu)化工具

邏輯綜合功能是將高層次系統(tǒng)行為設計自動翻譯成門級邏輯的電路描述，做到了實際與工藝的獨立。優(yōu)化則是對于上述

綜合生成的電路網(wǎng)表，根據(jù)邏輯方程功能等效的原則，用更小、更快的綜合結(jié)果替代一些復雜的邏輯電路單元，根據(jù)指

定目標庫映射成新的網(wǎng)表。隨著電子系統(tǒng)的集成規(guī)模越來越大，幾乎不可能直接面向電路圖做設計，要將設計者的精力

從繁瑣的邏輯圖設計和分析中轉(zhuǎn)移到設計前期算法開發(fā)匕邏輯綜合、優(yōu)化工具就是要把設計者的算法完整高效地生成

電路網(wǎng)表。

1.4.3系統(tǒng)描述方式的發(fā)展趨勢

(1)描述方式簡便化

20世紀80年代，電子設計開始采用新的綜合工具，設計工作由邏輯圖設計描述轉(zhuǎn)向以各種硬件描述語言為主的編程方

式。用硬件描述語言描述設計，更接近系統(tǒng)行為描述，且便于綜合，更適于傳遞和修改設計信息，還可以建立獨立于工

藝的設計文件，不便之處是不太直觀，要求設計師具有硬件語言編程能力，但是編程能力需要長時間的培養(yǎng)。

到了20世紀90年代，一些EDA公司相繼推出了一批圖形化的設計輸入工具。這些輸入工具允許設計師用他們最方便

并熟悉的設計方式(如框圖、狀態(tài)圖、真值表和邏輯方程)建立設計文件，然后由EDA工具自動生成綜合所需的硬件

描述語言文件。圖形化的描述方式具有簡單直觀、容易掌握的優(yōu)點，是未來主要的發(fā)展趨勢。

(2)描述方式高效化和統(tǒng)一化

C/C++語言是軟件工程師在開發(fā)商業(yè)軟件時的標準語言，也是使用最為廣泛的高級語言。許多公司已經(jīng)提出了不少方案,

嘗試在C語言的基礎上設計下一代硬件描述語言。隨著算法描述抽象層次的提高，使用C/C++語言設計系統(tǒng)的優(yōu)勢將更

加明顯，設計者可以快速而簡潔地構(gòu)建功能函數(shù)，通過標準庫和函數(shù)調(diào)用技術，創(chuàng)建更龐大、更復雜和更高速的系統(tǒng)。

但是，目前的C/C++語言描述方式與硬件描述語言之間還有一段距離，還有待于更多EDA軟件廠家和可編程邏輯器件

公司的支持。隨著EDA技術的不斷成熟，軟件和硬件的概念將日益模糊，使用單一的高級語言直接設計整個系統(tǒng)將是

一個統(tǒng)一化的發(fā)展趨勢。

A.設計實體B.結(jié)構(gòu)體C.輸入D.輸出

95.執(zhí)行下列語句后Q的值等于A。

SIGNALE:STD^L0GIC_VECT0R(2TO5);

SIGNALQ:STDLOGICVECTOR(9DOWNTO2);

E<=(2=>'1',4=>'1',OTHERS=>>O');

Q<=(2=>E(2),4=>E(3),5=>'1',7=>E(5),OTHERS=>E(4));...

A.u1101101B.00110100"C."11011001”D.“00101100”

96.在VHDL的IEEE標準庫中，預定義的標準邏輯位STD.LOGIC的數(shù)據(jù)類型中是用表示的。A.小寫字母和數(shù)

字B.大寫字母數(shù)字C.大或小寫字母和數(shù)字D.全部是數(shù)字

97.執(zhí)行MAX+PLUSII的A命令,可以為設計電路建立一個元件符號。

A.createdefaultsymbolB.simulatorC.compilerD.timinganalyzer

98.在VHDL中，條件信號賦值語句WHEN_ELSE屬于語句。

A.并行和順序B.順序C.并行D.不存在的

99.在VHDL的IEEE標準庫中，預定義的標準邏輯數(shù)據(jù)STD?LOGIC有C種邏輯值。

A.2B.3C.91).8

100.一個能為VHDL綜合器接受，并能作為一個獨立的設計單元的完整的VHDL程序成為。

A.設計輸入B.設計輸出C.設計實體D.設計結(jié)構(gòu)

一、填空題(本大題共10小題，每空1分，共20分)

1.一般把EDA技術的發(fā)展分為MOS時代、MOS時代和ASIC三個階段。

2.EDA設計流程包括設計輸入、設計實現(xiàn)、實際設計檢驗和下載編程四個步驟。

3.EDA設計輸入主要包括圖形輸入、HDL文本輸入和狀態(tài)機輸入。

4.時序仿真是在設計輸入完成之后，選擇具體器件并完成布局、布線之后進行的時序關系仿真，因此又稱為功能仿真。

5.VHDL的數(shù)據(jù)對象包括變量、常量和信號，它們是用來存放各種類型數(shù)據(jù)的容器。

6.圖形文件設計結(jié)束后一定要通過仿真，檢查設計文件是否正確。

7.以EDA方式設計實現(xiàn)的電路設計文件，最終可以編程下到FPGA和CPU)芯片中，完成硬件設計和驗證。

8.MAX+PLUS的文本文件類型是(后綴名).VHD。

9.在PC上利用VHDL進行項目設計，不允許在根目錄下進行，必須在根目錄為設計建立一個工程目錄。

10.VHDL源程序的文件名應與實體名相同，否則無法通過編譯。

二、選擇題：(本大題共5小題，每小題3分，共15分)。

11.在EDA工具中，能完成在目標系統(tǒng)器件上布局布線軟件稱為(C)

A.仿真器B.綜合器C.適配器1).下載器

12.在執(zhí)行MAX+PLUSII的(d)命令，可以精確分析設計電路輸入與輸出波形間的延時量。

A.CreatedefaultsymbolB.Simulator

C.CompilerD.TimingAnalyzer

13.VHDL常用的庫是(A)

A.IEEEB.STDC.WORKD.PACKAGE

14.下面既是并行語句又是串行語句的是（C）

A.變量賦值B.信號賦值C.PROCESS語句D.WHEN-ELSE語句

15.在VHDL中，用語句（D）表示clock的下降沿。

A.clock'EVENTB.clock,EVENTANDclock=,1'

C.clock='0D.clock*EVENTANDclock='O'

三、名詞解釋題：（本大題共3題，每小題3分，共計9分）

16.EDA:電子設計自動化

17.VHDL和FPGA:超高速硬件描述語言現(xiàn)場可編程門陣列

1.一個項目的輸入輸出端口是定義在（）1-5ACDCD6-10CCACA

A.實體中；.B.結(jié)構(gòu)體中；C.任何位置；D.進程中。

2.MAXPLUS2中編譯VHDL源程序時要求（）

A.文件名和實體可以不同名；B.文件名和實體名無關；

C.文件名和實體名要相同；D.不確定。

3.VHDL語言中變量定義的位置是（）

A.實體中中任何位置；B.實體中特定位置；C.結(jié)構(gòu)體中任何位置；D.結(jié)構(gòu)體中特定位置。

4.可以不必聲明而直接引用的數(shù)據(jù)類型是（）

A.STD_LOGIC；B.STD_LOGIC_VECTOR；C.BIT；D.ARRAY,

5.MAXPLUS2不支持的輸入方式是（）

A文本輸入；.B.原理圖輸入；C.波形輸入；D.矢量輸入。

6.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）

A.FPGA全稱為復雜可編程邏輯器件；B.FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；

C.基于SRAM的FPGA器件，在每次上電后必須進行一次配置；

D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。

7.下面不屬于順序語句的是（）

A.IF語句；B.LOOP語句；C.PROCESS語句；D.CASE語句。

8.VHDL語言是一種結(jié)構(gòu)化設計語言；-個設計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，實體體描述的是（）

A.器件外部特性；B.器件的內(nèi)部功能；C.器件的綜合約束；D.器件外部特性與內(nèi)部功能。

9.進程中的信號賦值語句，其信號更新是（）

A.按順序完成；B.比變量更快完成；C.在進程的最后完成；D,都不對。

10.嵌套使用IF語句，其綜合結(jié)果可實現(xiàn)：（）

A.帶優(yōu)先級且條件相與的邏輯電路；B.條件相或的邏輯電路；C.三態(tài)控制電路；D.雙向控制電路。

一、選擇題：（20分）

1.下列是EDA技術應用時涉及的步驟：

A.原理圖/HDL文本輸入；B.適配；C.時序仿真；D.編程下載；E.硬件測試；F.綜合

請選擇合適的項構(gòu)成基于EDA軟件的FPGA/CPLD設計流程：

A-___F___—B_f____CfDfE____

2.PLD的可編程主要基于A.LUT結(jié)構(gòu)或者B.乘積項結(jié)構(gòu)：

請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：

FPGA基于____ACPLD基于____B

3.在狀態(tài)機的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機編碼。

對于A.FPGAB.CPLD兩類器件：

一位熱碼狀態(tài)機編碼方式適合于—A—器件；

順序編碼狀態(tài)機編碼方式適合于—B—器件；

4.下列優(yōu)化方法中那兩種是速度優(yōu)化方法：—B—、—D_

A.資源共享B.流水線C.串行化D.關鍵路徑優(yōu)化

單項選擇題：

5.綜合是EDA設計流程的關鍵步驟，綜合就是把抽象設計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合

的描述中，_D_是錯誤的。

A.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；

B.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；

C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關系不是唯一的。

D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關；

6.嵌套的IF語句，其綜合結(jié)果可實現(xiàn)一D_o

A.條件相與的邏輯B.條件相或的邏輯

C.條件相異或的邏輯D.三態(tài)控制電路

7.在一個VHDL設計中Idata是一個信號，數(shù)據(jù)類型為std」ogic_vector,試指出下面那個賦值語句是錯誤的。D

A.idata<="00001111”B.idata<=b"00001111";

C.idata<=X"AB"；D.idata<=B”21”;

8.在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是D。

A.ifelk'eventandelk='1'then

B.iffallingedge（elk）then

C.ifelk'eventandelk='O'then

D.ifelk'stableandnotelk='1'then

9.請指出AlteraCyclone系列中的EP1C6Q240C8這個器件是屬于_C—

A.ROMB.CPLDC.FPGAD.GAL

二、EDA名詞解釋，（10分）

寫出下列縮寫的中文（或者英文）含義：

1.ASIC專用集成電路

2.FPGA現(xiàn)場可編程門陣列

3.CPLD復雜可編程邏輯器件

4.EDA電子設計自動化

5.IP知識產(chǎn)權核

6.SOC單芯片系統(tǒng)

一、單項選擇題

1、2.基于EDA軟件的FPGA/CPLD設計流程為：原理圖/HDL文本輸入-_A-綜合一適配一Bf編程下載一硬

件測試。P14

A.功能仿真B.時序仿真

C.邏輯綜合D.配置

3.IP核在EDA技術和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊

的具體電路的IP核為—A—。P25

A.軟IPB.固IP

C.硬IPD.全對

4.綜合是EDA設計流程的關鍵步驟，在下面對綜合的描述中，D一是錯誤的。P15

A.綜合就是把抽象設計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。

B.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。

C.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。

D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關系是唯一的（即綜

合結(jié)果是唯一的）。

5.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過—A_實現(xiàn)其邏輯功能。P42

A.可編程乘積項邏輯B.查找表（LUT）

C.輸入緩沖D.輸出緩沖

6.VHDL語言是一種結(jié)構(gòu)化設計語言；一個設計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述P274

A.器件外部特性B.器件的內(nèi)部功能

C.器件外部特性與內(nèi)部功能D.器件的綜合約束

7.電子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；下列

方法中—A—不屬于面積優(yōu)化。P238

A.流水線設計B.資源共享

C.邏輯優(yōu)化D.串行化

8.進程中的信號賦值語句，其信號更新是—B—?P134

A.立即完成B.在進程的最后完成

C.按順序完成D.都不對

9.不完整的IF語句，其綜合結(jié)果可實現(xiàn)A」P147

A.忖序邏輯電路B.組合邏輯電路

C.雙向電路D.三態(tài)控制電路

10.狀態(tài)機編碼方式中，其中—A_占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制

非法狀態(tài)。P221

A.一位熱碼編碼B.順序編碼

C.狀態(tài)位直接輸出型編碼D.格雷碼編碼

二、VHDL程序填空

1.下面程序是1位十進制計數(shù)器的VHDL描述，試補充完整。

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT10IS

PORT(CLK:INSTD_LOGIC;

Q:OUTSTDLOGICVECTOR(3DOWNTO0));

ENDCNT10;

ARCHITECTUREbhvOFCNT10IS

SIGNALQI:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

PROCESS(CLK)

BEGIN

IFCLK'EVENTANDCLK='1'THEN—邊沿檢測

IFQI>10THEN

QI<=(OTHERS=>'O');—置零

ELSE

QI<=QI+1；—力口1

ENDIF;

ENDIF;

ENDPROCESS;

Q<=QI；

ENDbhv;

2.下面是一個多路選擇器的VHDL描述，試補充完整。

LIBRARYIEEE;

USEIEEE.STD_L0GIC_1164.ALL;

ENTITYbmuxIS

PORT(sei:INST1)_LOGIC;

A,B:INSTD_L0GIC_VECT0R(7DOWNTO0);

Y:OUTSTD_L0GIC_VECT0R(7DOWNTO0));

ENDbmux;

ARCHITECTUREbhvOFbmuxIS

BEGIN

y<=Awhensei='1'ELSE

B;

ENDbhv;

三、VHDL程序改錯

仔細閱讀下列程序，回答問題

LIBRARYIEEE;—1

USEIEEE.STD_L0GIC_1164.ALL;-2

ENTITYLED7SEGIS-3

PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);—4

CLK:INSTD_LOGIC;—5

LED7S:OUTSTDLOGICVECTOR(6DOWNTO0));—6

ENDLED7SEG;—7

ARCHITECTUREoneOFLED7SEGIS—8

SIGNALTMP:STD_LOGIC;—9

BEGIN—10

SYNC:PROCESS(CLK,A)—11

BEGIN—12

IFCLK'EVENTANDCLK=1''THEN—13

TMP<=A;—14

ENDIF;—15

ENDPROCESS;—16

OUTLED:PROCESS(TMP)—17

BEGIN—18

CASETMPIS—19

WHEN"0000'=>LED7S<="0111111〃；—20

WHEN〃0001〃=>LED7S<="0000110〃；—21

WHEN〃0010〃=>LED7S<="1011011〃；—22

WHEN，，00ir，=>LED7S<=〃1001111〃；—23

WHEN〃0100〃=>LED7S<=〃1100110〃；—24

WHEN〃0101〃=>LED7S<=—25

WHEN=>LED7S<=—26

WHEN=>LED7S<="0000111〃；—27

WHEN〃1000〃=>LED7S<=—28

WHEN〃I001〃=>LED7S<="1101111〃；—29

ENDCASE;—30

ENDPROCESS;—31

ENDone;-32

1.在程序中存在兩處錯誤，試指出，并說明理由：

第14行TMP附值錯誤

第29與30行之間，缺少WHENOTHERS語句

2.修改相應行的程序：

錯誤1行號：9程序改為：

TMP:STD_L0GIC_VECT0R(3DOWNTO0);

錯誤2行號：29程序改為：

該語句后添加WHENOTHERS=>LED7S<="0000000”;

四、閱讀下列VHDL程序，畫出原理圖(RTL級)

LIBRARYIEEE;

USEIEEE.STD_LOG1C_1164.ALL;

ENTITYHADIS

PORT(a:INSTD_LOGIC;

b:INSTD_LOGIC;

c:OUTSTD_LOGTC;

d:OUTSTD_LOGIC);

ENDENTITYHAD;

ARCHITECTUREfhlOFHADIS

BEGIN

c<=NOT(aNANDb);

d<=(aORb)AND(aNANDb);

ENDARCHITECTUREfhl;

五、請按題中要求寫出相應VHDL程序

1.帶計數(shù)使能的異步復位計數(shù)器

輸入端口：elk時鐘信號

rst異步復位信號

en計數(shù)使能

load同步裝載

data（裝載）數(shù)據(jù)輸入，位寬為10

輸出端口：q計數(shù)輸出，位寬為10

LIBRARYIEEE;

USEIEEE.STD_L0GIC_1164.ALL;

USEIEE