集成電路的功耗優(yōu)化和低功耗設(shè)計技術(shù)

集成電路的功耗優(yōu)化和低功耗設(shè)計技術(shù)摘要：現(xiàn)階段各行業(yè)的發(fā)展離不開對能源的消耗，隨著目前節(jié)能技術(shù)要求的不斷提升，降低功耗成為行業(yè)發(fā)展的重要工作之一。本文圍繞集成電路的功耗優(yōu)化以及低功耗設(shè)計技術(shù)展開分析，針對現(xiàn)階段常見的低功耗設(shè)計方式以及技術(shù)進行探究，為集成電路功耗優(yōu)化提供理論指導(dǎo)。關(guān)鍵詞：集成電路；功耗優(yōu)化；低功耗目前現(xiàn)代節(jié)能技術(shù)要求不斷提升，針對設(shè)備的功耗控制成為當前發(fā)展的主要問題之一。針對數(shù)字系統(tǒng)的功耗而言，決定了系統(tǒng)的使用性能能否得到提升。一般情況下，數(shù)字電路設(shè)計方面，功耗的降低一直都是優(yōu)先考慮的問題，并且通過對整個結(jié)構(gòu)進行分段處理，同時進行優(yōu)化，最后總結(jié)出較為科學(xué)的設(shè)計方案，采用多種方式降低功耗，能夠很大程度上提升設(shè)備的使用性能。下面圍繞數(shù)字電路的功耗優(yōu)化以及低功耗設(shè)計展開分析。一、設(shè)計與優(yōu)化技術(shù)集成電路的功耗優(yōu)化和低功耗設(shè)計是相對系統(tǒng)的內(nèi)容，一定要在設(shè)計的每個環(huán)節(jié)當中使用科學(xué)且合理的技術(shù)手段，權(quán)衡并且綜合考慮多方面的設(shè)計策略，才能夠有效降低功耗并且確保集成電路系統(tǒng)性能。因為集成電路系統(tǒng)的規(guī)模相對較大且具有一定的特殊性，想要完全依靠人工或者手動的方式來達到這些目的并不現(xiàn)實且缺少可行性，一定要開發(fā)與之對應(yīng)的電路綜合技術(shù)。1工藝級功耗優(yōu)化將工藝級功耗應(yīng)用到設(shè)計當中，通常情況下采取以下兩種方式進行功耗的降低：首先，根據(jù)比例調(diào)整技術(shù)。進行低功耗設(shè)計過程中，為了能夠?qū)崿F(xiàn)功耗的有效降低會利用工藝技術(shù)進行改善。在設(shè)計過程中，使用較為先進的工藝技術(shù)，能夠讓設(shè)備的電壓消耗有效縮減。現(xiàn)階段電子技術(shù)水平不斷提升，系統(tǒng)的集成度也隨之提高，目前采用的零件的規(guī)格也逐漸縮小，零件的電容也實現(xiàn)了良好的控制，進而能夠很大程度上降低功耗。借助比例技術(shù)，除了能夠?qū)⒖梢娋w管的比例進行調(diào)整，而且也能夠縮小互連線的比例［1］。目前在晶體管的比例縮小方面，能夠依靠縮小零件的部分重要參數(shù)，進而在保持性能不被影響的情況下，通過較小的溝道長度，確保其他的參數(shù)不受影響的柵壓縮方式，進而將零件的體積進行縮減，同時也縮短了延長的用時，使功耗能夠有效降低。針對互連線縮小的方式主要將互連線的整個結(jié)構(gòu)進行調(diào)整，工作人員在進行尺寸縮減的過程中，會面臨多方面的難題，比如系統(tǒng)噪音無法控制，或者降低了電路使用的可靠性等等。其次，采用封裝技術(shù)進行降低。采用封裝技術(shù)，能夠讓芯片與外部環(huán)境進行有效的隔離，進而避免了外部環(huán)境給電氣設(shè)備造成一定的破壞與影響，在封裝階段，芯片的功耗會受到較大的影響，因此需要使用更加有效的封裝手段，才能夠提升芯片的散熱性，進而有效降低功耗［2］。在多芯片的情況下，因為芯片與其他芯片之間的接口位置會產(chǎn)生大量的功耗，因此針對多芯片采取封裝技術(shù)，首先降低I/0接口的所有功能，接著解決電路延遲的問題，才能夠?qū)崿F(xiàn)對集成電路的優(yōu)化。2電路功耗優(yōu)化一般情況下，對電路級的功耗會選擇動態(tài)的邏輯設(shè)計。在集成電路當中，往往會包含多種電路邏輯結(jié)構(gòu)，比如動態(tài)、靜態(tài)等等，邏輯結(jié)構(gòu)從本質(zhì)上而言具有一定的差異性，這種差異性也使得邏輯結(jié)構(gòu)有著不同作用的功能。動態(tài)邏輯結(jié)構(gòu)有著較為典型的特性［3］。靜態(tài)的邏輯結(jié)構(gòu)當中所有的輸入都會對接單獨的MOS，因此邏輯結(jié)構(gòu)功耗更大，動態(tài)的邏輯結(jié)構(gòu)當中電路通常具備N、M兩個溝道，動態(tài)電路會利用時鐘信號采取有效的控制，進而能夠?qū)崿F(xiàn)預(yù)充電模式，同時能夠轉(zhuǎn)換為求值模式，在動態(tài)的邏輯控制當中，采用的晶體管數(shù)量較少，并且在控制的反應(yīng)上也較為靈敏⑷。3版圖級低功耗優(yōu)化將版圖級低功耗優(yōu)化應(yīng)用到優(yōu)化設(shè)計當中，一定要在同一時間內(nèi)將互連線以及零件采取優(yōu)化處理。針對零件的優(yōu)化通常是按照集成電路技術(shù)的發(fā)展而延伸出來的。零件的規(guī)格越小相對的功耗就會越小［5］?；ミB線的作用在于將所有期間都進行連接，采取怎樣的措施能夠消除互連線造成的影響是重點內(nèi)容。針對以往的集成電路而言，使用晶體管并不能夠?qū)﹂_關(guān)的效率進行有效的控制，導(dǎo)線在橫截面上無法縮減，并且阻抗相對較弱，功耗也無法降低。但是現(xiàn)階段技術(shù)水平不斷提升，晶體管能夠有效控制開關(guān)的功能，但是相對應(yīng)橫截面逐漸變大，這種情況下導(dǎo)線的RC延遲會上升，就會導(dǎo)致邏輯門發(fā)生延遲的情況。針對這種情況需要在信號布線的過程中，采用橫截面較大并且距離較遠的頂層金屬進行布線，能夠有效避免延遲的情況，并且節(jié)約能耗［6］。4門級低功耗優(yōu)門級低功耗優(yōu)化的過程中，實現(xiàn)技術(shù)的重點在于路徑平衡、單元映射、時序把控、公因子提取等相關(guān)技術(shù)，以此來實現(xiàn)優(yōu)化設(shè)計，其中單元映射以及公因子提取是重中之重。針對單元映射而言，采用這種技術(shù)對集成電路進行優(yōu)化設(shè)計的過程中，是通過門級網(wǎng)表以及邏輯單元進行整體的布線，進而能夠達到理想標準［7］。在具體操作過程中中，選擇以圖模式匹配為基礎(chǔ)的映射單元算法，能夠很大程度上有效降低集成電路的功耗。一般情況下，映射單元一旦使用手動輸入，與電路實現(xiàn)門級綜合的狀態(tài)下，能夠依靠具備低功耗的單元庫實現(xiàn)功耗的有效降低；另外也能夠依靠使用負載更小的漏記單元，控制內(nèi)部活動性相對活躍的節(jié)點，進而能夠?qū)崿F(xiàn)降低整體功耗。針對公因子提取技術(shù)而言，從總體上看，公因子提取是大多數(shù)情況下選擇的一種方式。使用公因子提取方法能夠更大程度上使電路的邏輯網(wǎng)絡(luò)得到優(yōu)化，同時有效避免電路翻轉(zhuǎn)情況出現(xiàn)，對于集成電路的穩(wěn)定性也有很大幫助，另外還能夠?qū)崿F(xiàn)降低功耗的目的。在集成電路的能耗優(yōu)化設(shè)計過程中，即使所使用的邏輯結(jié)構(gòu)存在差異，但是同樣能夠?qū)崿F(xiàn)相同的邏輯功能，不過針對具有差異的邏輯結(jié)構(gòu)來而言，高翻轉(zhuǎn)率的信號距離輸出端越近，那么涉及到的零件就相對越少，信號在負載方面就更小，能耗損失方面也就越小，并且能夠讓集成電路的穩(wěn)定性隨之提升。如傳統(tǒng)的函數(shù)F:F=ab+bc+ac+bd+cd。一旦其中的a、b信號翻轉(zhuǎn)高，那么就能夠提取公因子,進而能夠?qū)崿F(xiàn)讓信號a、b與輸出端的距離更近，最大程度上減少涉及到的零件，簡化之后的函數(shù)為:F=a(b+c)+b(c+d)+ed，最后通過不同的邏輯關(guān)系，實現(xiàn)信號的通過［8］。5系統(tǒng)功耗優(yōu)化針對系統(tǒng)級功耗優(yōu)化設(shè)計，能夠采用的技術(shù)方式主要為以下幾種：首先，將軟件以及硬件采取科學(xué)合理的劃分。針對集成電路系統(tǒng)的能耗優(yōu)化而言，軟件以及硬件出于更加概念性的角度出發(fā)，將系統(tǒng)實現(xiàn)優(yōu)化升級，進而能夠?qū)⒓呻娐凡煌倪壿嫻δ軐崿F(xiàn)有效的集合。系統(tǒng)功耗優(yōu)化的過程中，能夠借助對系統(tǒng)任務(wù)的描述、軟件以及硬件的聯(lián)合協(xié)同和仿真等手段，進而能夠?qū)崿F(xiàn)綜合設(shè)計選擇功耗的方案。其次，對能耗的把控與管理。在具體的設(shè)計過程當中，其主要技術(shù)手段是通過只針對整個集成電路的運行狀態(tài)以及方式進行總體設(shè)計，關(guān)閉集成電路中的不處于工作狀態(tài)的功能，有效避免了集成電路整體的消耗情況進而實現(xiàn)有效控制功耗的目的［9］。在這種技術(shù)手段的支持下，能夠把整個集成電路分為動態(tài)和靜態(tài)采取不同的管理方式，對于動態(tài)主要是依靠集成電路的調(diào)度系統(tǒng)以此來控制非工作狀態(tài)下或者沒有進行操作的功能調(diào)節(jié)至休眠的狀態(tài)，在休眠狀態(tài)結(jié)束之后，才能夠讓功能恢復(fù)。對于靜態(tài)功耗管理，就是將整個集成電路系統(tǒng)的工作狀態(tài)進行把控，并對集成電路系統(tǒng)的待機模式功耗進行管理。再有就是優(yōu)化指令。優(yōu)化指令的主要技術(shù)手段是通過選擇適當?shù)闹噶罨蛑噶铋L度等，能夠針對指令速度進行識別，以此來避免信號的反復(fù)翻轉(zhuǎn)，能夠更大程度上降低功耗［10］。二、 關(guān)于集成電路低功耗設(shè)計方法的思考現(xiàn)階段，關(guān)于集成電路低功耗設(shè)計工作的重點問題在于缺少系統(tǒng)、有效且科學(xué)的功耗定義、估量以及設(shè)計的系統(tǒng)理論。各方面的功耗估算以及優(yōu)化技術(shù)往往被拆分成兩個獨立的學(xué)問進行試驗和研究。目前大部分的功耗估量以及優(yōu)化提升手段只能夠依靠與其他的設(shè)計技術(shù)進行有機結(jié)合才能夠?qū)崿F(xiàn)。缺乏相對科學(xué)且適用的框架就無法實現(xiàn)在集成電路低功耗優(yōu)化技術(shù)上的突破。種種問題之下集成電路的功耗估量以及低功耗優(yōu)化設(shè)計的相關(guān)技術(shù)技術(shù)在發(fā)展上會受到一定的阻礙。三、 總結(jié)與展望針對集成電路低功耗設(shè)計工作，一定要從系統(tǒng)設(shè)計的多個角度以及層次上實現(xiàn)優(yōu)化和權(quán)衡。筆者在本次寫作當中只是對部分重要的優(yōu)化手段以及綜合技術(shù)進行系統(tǒng)的分析與闡述，全面介紹了各種技術(shù)手段下低功耗設(shè)計主要方式。針對集成電路低功耗設(shè)計的問題，不存在適用全部情況的通用最優(yōu)解。集成電路的設(shè)計人員以及工程師務(wù)必針對特定的設(shè)計項目在延遲、面積以及功耗之間作出權(quán)衡，才能夠真正將集成電路的優(yōu)勢發(fā)揮出來。參考文獻楊儉.集成電路低功耗設(shè)計方法[J].中國科技投資,2018,000(026):136.郭濤,張修欽，羅軍，等.一種基于SoC的低功耗設(shè)計[J].集成電路應(yīng)用,2018,035(007):22-24.楊斌，余作明,范艷艷，等.數(shù)字芯片低功耗的電壓時鐘設(shè)計研究[J].集成電路應(yīng)用,2018,035(008):17-19.談恩民，范玉祥.一種基于海明排序進行無關(guān)位填充的低功耗測試向量優(yōu)化方法[J].計算機科學(xué),2018,045(002):249-253.楊廷鋒，胡建平,倪海燕.一種應(yīng)用于低功耗電路設(shè)計的NCFET器件設(shè)計導(dǎo)向[J].無線通信技術(shù),2019,28(01):21-26.胡玉松.低功耗集成電路技術(shù)分析[J].中國新通信,2018,020(006):228.李向陽，胡曉明.一種低功耗POK單元庫的設(shè)計方法[J].集成電路應(yīng)用,2018,v.35;No.295(04