模60的加法器-四位計數(shù)器-異步復(fù)位-JK觸發(fā)器-同步D觸發(fā)器

moduleMUX_4(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;//定義sel輸入//regout;always@(in0orin1orin2orin3orsel)beginif(sel==2'b01)out=in0;elseif(sel==2'b01)out=in1;elseif(sel==2'b10)//判斷sel的值//out=in2;elseout=in3;endendmodule模60的加法器moduleJSQ60(qout,cout,data,load,cin,reset,clk);output[7:0]qout;outputcout;input[7:0]data;inputload,cin,clk,reset;reg[7:0]qout;//定義qout為寄存器//always@(posedgeclk)beginif(reset)qout<=0;else if(load)qout<=data; else if(cin) begin if(qout[3:0]==9)//個位已經(jīng)到9了// begin qout[3:0]<=0; if(qout[7:4]==5)qout[7:4]<=0;//十位過5，清零// else qout[7:4]<=qout[7:4]+1; end elseqout[3:0]<=qout[3:0]+1; endendassigncout=((qout==8'h59)&cin)?1:0;//當(dāng)計數(shù)器滿59且使能端為1，進(jìn)位端輸出1；//EndmoduleJK觸發(fā)器moduleJKCFQ(Q,J,K,CLK,RD);inputJ,K,CLK,RD;outputQ;//把Q設(shè)置為輸出//regQ;always@(posedgeCLKornegedgeRD)beginif(!RD)Q<=1'B0;elsecase({J,K})2'b00:Q<=Q;2'b01:Q<=1'b0;//Q置0//2'b10:Q<=1'b1;//Q置1//2'b11:Q<=~Q;default:Q<=1'bx;endcaseendendmodule同步D觸發(fā)器moduleDFF2(q,qn,d,clk,set,reset);inputd,clk,set,reset;outputq,qn;regq,qn;always@(posedgeclk)beginif(reset)beginq<=0;qn<=1;//當(dāng)reset為1q為0qn為1//endelseif(set)beginq<=1;qn<=0;//當(dāng)set為q置1qn置1//endelsebeginq<=d;qn<=~d;//當(dāng)有時鐘但是setreset都是0的情況下；q=dqn等于d非//endendEndmodule74ls138(38譯碼器)；modulels138(Y,A,G1,G2);output[7:0]Y;output[2:0]A;inputG1,G2;reg[7:0]Y;wireG;assignG=G1&~G2;always@(AorG1orG2)beginif(G)case(A)3'd0:Y=8'b11111110;3'd1:Y=8'b11111101;3'd2:Y=8'b11111011;3'd3:Y=8'b11110111;3'd4:Y=8'b11101111;3'd5:Y=8'b11011111;3'd6:Y=8'b1011111