第十七章 集成電路設(shè)計(jì)概述

第十七章集成電路設(shè)計(jì)概述第一頁，共六十八頁，編輯于2023年，星期五17.1引言信息產(chǎn)業(yè)值占國民經(jīng)濟(jì)總值的40%~60%微電子工業(yè)是國民經(jīng)濟(jì)信息化的基石集成電路是微電子技術(shù)的核心如果以單位質(zhì)量的“鋼”對國民生產(chǎn)總值的貢獻(xiàn)為1來計(jì)算，則小轎車為5，彩電為30，計(jì)算機(jī)為1000，而集成電路則高達(dá)2000。第二頁，共六十八頁，編輯于2023年，星期五信息系統(tǒng)的集成可分為三個層次：工程層次、電子系統(tǒng)層次和電路層次。工程層次：如國家信息高速公路等牽動著各種電子系統(tǒng)的開發(fā)。電子系統(tǒng)層次：即為大型信息工程提供設(shè)備，又是電路制造商瞄準(zhǔn)的主要市場。電路層次：主要是微電子產(chǎn)品的開發(fā)。第三頁，共六十八頁，編輯于2023年，星期五17.2集成電路的發(fā)展MooreLaw：集成電路的功能隨時間呈指數(shù)增長。在單個IC芯片上集成的元件數(shù)，即集成電路的集成度，每18個月增加一倍，IC芯片的需求量也以相同的速度增加。具體為集成度每三年翻兩番、特征尺寸縮小0.7倍。Intel公司創(chuàng)始人之一，時任Fairchild公司研究部主任GordonE.Moore于1964對未來IC發(fā)展趨勢做了預(yù)測第四頁，共六十八頁，編輯于2023年，星期五Moore定律

性能價格比在過去的20年中，改進(jìn)了1,000,000倍在今后的20年中，還將改進(jìn)1,000,000倍很可能還將持續(xù)40年

第五頁，共六十八頁，編輯于2023年，星期五微處理器的性能100G10GGiga100M10MMegaKilo1970 1980 1990 2000 2010PeakAdvertised

Performance(PAP)Moore’s

LawRealApplied

Performance(RAP)

41%Growth80808086802868038680486PentiumPentiumPro第六頁，共六十八頁，編輯于2023年，星期五第七頁，共六十八頁，編輯于2023年，星期五第一個點(diǎn)接觸式的晶體管(transistor)成為電子現(xiàn)代工業(yè)的基礎(chǔ)Ge晶體管獲1956年諾貝爾物理獎里程碑式的重大事件（1）晶體管的發(fā)明（1947年）預(yù)示著微電子學(xué)的誕生第八頁，共六十八頁，編輯于2023年，星期五第一塊集成電路，1958，Kilby獲2000年諾貝爾物理學(xué)獎里程碑式的重大事件（2）集成電路的發(fā)明主要貢獻(xiàn)：集成電路的思想第九頁，共六十八頁，編輯于2023年，星期五第一塊單片集成電路，1959，Noyce在Si襯底制備了真正的集成電路1957年，美國DOF實(shí)驗(yàn)室首先將光刻技術(shù)引入到半導(dǎo)體工藝技術(shù)中來。Fairchild公司的Noyce將光刻技術(shù)和二氧化硅氧化掩蔽巧妙地結(jié)合起來，實(shí)現(xiàn)了精細(xì)晶體管和集成電路圖形結(jié)構(gòu)。里程碑式的重大事件（3）平面加工工藝（光刻）的發(fā)明第十頁，共六十八頁，編輯于2023年，星期五1960年，貝爾實(shí)驗(yàn)室的Kahng和Atalla制備出了第一支MOS場效應(yīng)晶體管1959年，Atalla提出用硅片上熱生長二氧化硅層作為柵絕緣層A.S.Grove，C.T.Sah，E.H.Snow，B.E.Deal等合作，在1967年基本搞清了Si-SiO2系統(tǒng)的四個電荷的性質(zhì)里程碑式的重大事件（4）MOS器件的發(fā)明第十一頁，共六十八頁，編輯于2023年，星期五DEC公司的21164Alpha微處理器芯片圖

演示實(shí)物1971年由Intel公司制造出第一個微處理器

里程碑式的重大事件（5）微處理器的發(fā)明第十二頁，共六十八頁，編輯于2023年，星期五各種規(guī)格的奔騰處理器第十三頁，共六十八頁，編輯于2023年，星期五Cu互連的兩個主要?dú)v史壁壘問題：銅金屬圖形加工問題銅的污染和擴(kuò)散問題問題的解決：DualDamascene結(jié)構(gòu)和CMP工藝的發(fā)明和集合Cu擴(kuò)散勢壘層技術(shù)的發(fā)明引入銅互連技術(shù)的發(fā)明（IBM）。里程碑式的重大事件（6）第十四頁，共六十八頁，編輯于2023年，星期五銅互連技術(shù)的發(fā)明（IBM）。第十五頁，共六十八頁，編輯于2023年，星期五

集成電路工藝的發(fā)展特點(diǎn)九十年代以來，集成電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)進(jìn)入到深亞微米(小于0.5微米)，進(jìn)而進(jìn)入到超深亞微米(小于0.25微米)。其主要特點(diǎn)：特征尺寸越來越小芯片尺寸越來越大單片上的晶體管數(shù)越來越多時鐘速度越來越快電源電壓越來越低布線層數(shù)越來越多I/O引線越來越多第十六頁，共六十八頁，編輯于2023年，星期五

表1發(fā)展規(guī)劃代次的指標(biāo)年份

199719992001200320062009 2012最小線寬0.250.180.150.130.100.070.01(μm）DRAM容量256M1G1G~4G4G16G64G 256G

每片晶體管數(shù)11214076200 520 1400（M） 芯片尺寸300440385430520620 750 (平方毫米）頻率7501200140016002000 2500 3000(兆赫） 金屬化層層數(shù)66-77 7 7-8 8-9 9

最低供電電壓1.8-2.511.5-1.81.2-1.51.2-1.50.9-1.2 0.6-0.9 0.5-0.6（v） 最大晶圓直徑200300300300300 450 450

（mm）第十七頁，共六十八頁，編輯于2023年，星期五Moore’sLawandFutureICTechnologiesMooreLaw---Min.transistorfeaturesizedecreasesby0.7Xeverythreeyears---Trueforatleast30years!(firstpublishedin1965)1997NationalTechnologyRoadmapforSemiconductors第十八頁，共六十八頁，編輯于2023年，星期五

工藝特征尺寸第十九頁，共六十八頁，編輯于2023年，星期五

單個芯片上的晶體管數(shù)第二十頁，共六十八頁，編輯于2023年，星期五

芯片面積第二十一頁，共六十八頁，編輯于2023年，星期五

電源電壓第二十二頁，共六十八頁，編輯于2023年，星期五

金屬布線層數(shù)第二十三頁，共六十八頁，編輯于2023年，星期五

時鐘頻率第二十四頁，共六十八頁，編輯于2023年，星期五

器件及互連線延遲00.511.522.533.54199719992001200320062009延遲值(ns)器件內(nèi)部延遲2厘米連線延遲（O）2厘米連線延遲（U）2厘米連線延遲約束第二十五頁，共六十八頁，編輯于2023年，星期五集成電路朝著兩個方向發(fā)展：一是在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開發(fā)超高速、超高集成度的電路。二是迅速、全面地利用已達(dá)到的或已成熟的工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)、和測試技術(shù)等發(fā)展各種專用集成電路（ASIC）。從另一個角度來說，進(jìn)入90年代以來，電子信息類產(chǎn)品的開發(fā)明顯地出現(xiàn)了兩個特點(diǎn)：一是開發(fā)產(chǎn)品的復(fù)雜程度加深，出現(xiàn)SOC。另一個是開發(fā)產(chǎn)品的上市時限緊迫。

第二十六頁，共六十八頁，編輯于2023年，星期五

圖2多媒體工作站系統(tǒng)集成芯片

第二十七頁，共六十八頁，編輯于2023年，星期五

圖3市場窗口

第二十八頁，共六十八頁，編輯于2023年，星期五

表2產(chǎn)品市場壽命

第二十九頁，共六十八頁，編輯于2023年，星期五我國集成電路的發(fā)展我國自1956年研制出第一個鍺晶體管，1965年制成了第一片集成電路至今，經(jīng)過30多年的不懈努力，已具備了一定的生產(chǎn)規(guī)模和發(fā)展基地。改革開放二十年來，我國信息產(chǎn)業(yè)與技術(shù)的發(fā)展1、發(fā)展速度快，產(chǎn)業(yè)規(guī)模不斷擴(kuò)大年均增長率達(dá)25%以上，信息產(chǎn)業(yè)在全國工業(yè)總產(chǎn)值中的比例已有1980年的2.02％增長到1999年的7.04％。表３1980~1999年電子信息產(chǎn)業(yè)占全國工業(yè)總產(chǎn)值的比重第三十頁，共六十八頁，編輯于2023年，星期五1980~1999年電子信息產(chǎn)業(yè)占全國工業(yè)總產(chǎn)值的比重(億元)9000800070006000500040003000200010000876543210（%）工業(yè)總產(chǎn)值

占全國工業(yè)總產(chǎn)值的比重

1980年1985年1990年1995年1999年100.2286.4698.124707782第三十一頁，共六十八頁，編輯于2023年，星期五2、產(chǎn)品結(jié)構(gòu)不斷優(yōu)化

1980~1999年電子殘品結(jié)構(gòu)變化3、形成了較為齊全的產(chǎn)品門類集成電路、軟件、計(jì)算機(jī)、信息處理、通信、廣播電視、音頻和視頻、多媒體、元器件。第三十二頁，共六十八頁，編輯于2023年，星期五4、對外貿(mào)易取得突破性進(jìn)展，電子信息產(chǎn)品成為我國主要出口產(chǎn)品

1999年出口總額達(dá)到390億美元，約占1999年全國出口額的20％。

1980~1999年電子信息產(chǎn)品出口狀況第三十三頁，共六十八頁，編輯于2023年，星期五目前我國的半導(dǎo)體集成電路生產(chǎn)分為三大類：第一類是企業(yè)：上海華虹NEC（HHNEC），0.35~0.5μm的8英寸的集成電路生產(chǎn)線。北京的首鋼NEC（SGNEC）有一條0.5-0.8μm的6英寸的生產(chǎn)。上海philips（WaferFoundry）有一條0.8-1.0μm的6英寸的生產(chǎn)線。上海貝嶺（Beling）有一條1.0-1.5μm的4英寸的生產(chǎn)線。無錫華晶有一條0.8-1.0μm的6英寸的生產(chǎn)線。紹興華越有一條從日本富士通引進(jìn)的二手線，2μm的5英寸的生產(chǎn)線。第二類是科研：清華大學(xué)微電子所由IBM捐贈了一條0.5-0.8μm的6英寸的生產(chǎn)線。中科院微電子研究中心，有一條0.5μm-0.8μm的4英寸的生產(chǎn)線。上海冶金所有一條0.8μm的4英寸的生產(chǎn)線。第三類是軍工：西安771所有一條1-2μm的3英寸的生產(chǎn)線。蚌埠214所（兵工器總公司）有一條2-3μm的3英寸的生產(chǎn)線。

第三十四頁，共六十八頁，編輯于2023年，星期五我國集成電路生產(chǎn)能力方面：93年生產(chǎn)的集成電路為1.78億塊，占世界總產(chǎn)量的0.4%，相當(dāng)于美國1969年的水平，日本1971年的水平。96年為7.09億塊，而1996年國內(nèi)集成電路市場總用量為67.8億塊,國內(nèi)市場占有率僅為10％。99年為23億塊,銷售額70多億元，國內(nèi)市場占有率不足20％，絕大部分依靠進(jìn)口。2000年需求量為180億塊，預(yù)計(jì)可生產(chǎn)32億塊?？傊?，我國集成電路產(chǎn)業(yè)的總體發(fā)展水平還很低，與國外相比大約落后15年。第三十五頁，共六十八頁，編輯于2023年，星期五17.3IC的設(shè)計(jì)要求設(shè)計(jì)時間設(shè)計(jì)的正確性設(shè)計(jì)成本產(chǎn)品性能設(shè)計(jì)的可測試性CD－設(shè)計(jì)費(fèi)CP－每片硅片的工藝費(fèi)V－生產(chǎn)數(shù)量y－成品率n－每片硅片的芯片數(shù)小批量的產(chǎn)品：減小設(shè)計(jì)費(fèi)用；大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積第三十六頁，共六十八頁，編輯于2023年，星期五17.3IC的分類及其制造工藝按照處理信號的類型分：數(shù)字集成電路（DigitalIC）完全按照二進(jìn)制邏輯進(jìn)行運(yùn)算的電路：CPU，DSP，各種組合邏輯門和觸發(fā)器時序門電路，計(jì)數(shù)器，寄存器，RAM/ROM等；模擬集成電路（AnalogIC）運(yùn)放，電壓比較器，跟隨器，振蕩器，DC-DC，穩(wěn)壓器，充電管理芯片等；數(shù)?；旌霞呻娐罚∕ixedSignalIC）既包含模擬IC，又有數(shù)字IC。AD/DA，多數(shù)通訊電路，片上系統(tǒng)(SOC)；第三十七頁，共六十八頁，編輯于2023年，星期五17.3IC的分類及其制造工藝按構(gòu)成電路的半導(dǎo)體器件可分為：雙極集成電路（BipolarIC）MOS集成電路（MOSIC）雙極－MOS集成電路（BiMOSIC)砷化鎵（GaAs）高速電路按照電路的應(yīng)用性質(zhì)劃分：通用IC：CPU，74系列IC，54系列IC，存儲器，DSP等；專用IC（ASIC）：通訊專用電路，網(wǎng)絡(luò)專用電路，加密/解密專用電路；第三十八頁，共六十八頁，編輯于2023年，星期五17.4集成電路設(shè)計(jì)的發(fā)展70年代第一代EDA稱為計(jì)算機(jī)輔助設(shè)計(jì)CAD優(yōu)點(diǎn)：設(shè)計(jì)人員擺脫了繁復(fù)、易于出錯的手工畫圖、機(jī)械刻制紅膜膜片的傳統(tǒng)方法，大大提高了版圖設(shè)計(jì)的效率。缺點(diǎn)：不能適應(yīng)規(guī)模較大的設(shè)計(jì)項(xiàng)目，設(shè)計(jì)周期長、費(fèi)用高，返工代價昂貴。第三十九頁，共六十八頁，編輯于2023年，星期五七十年代的集成電路設(shè)計(jì)微米級工藝基于晶體管級互連主流CAD：圖形編輯VddABOut第四十頁，共六十八頁，編輯于2023年，星期五80年代第二代EDA稱為計(jì)算機(jī)輔助工程CAE優(yōu)點(diǎn)：邏輯圖輸入、邏輯模擬、測試碼生成、電路模擬、版圖設(shè)計(jì)、版圖驗(yàn)證基于一體，構(gòu)成了較為完整的設(shè)計(jì)系統(tǒng)。引入了版圖與電路之間的一致性檢查工具。缺點(diǎn)：設(shè)計(jì)的最后階段才進(jìn)行一致性檢查，發(fā)現(xiàn)錯誤修改版圖和電路需要付出相當(dāng)?shù)拇鷥r。第四十一頁，共六十八頁，編輯于2023年，星期五八十年代的電子系統(tǒng)設(shè)計(jì)PEL2MEMMathBusControllerIOGraphicsPCB集成工藝無關(guān)系統(tǒng)亞微米級工藝依賴工藝基于標(biāo)準(zhǔn)單元互連主流CAD:門陣列標(biāo)準(zhǔn)單元集成電路芯片第四十二頁，共六十八頁，編輯于2023年，星期五90年代以后第三代EDA稱為高層次設(shè)計(jì)自動化HLDA優(yōu)點(diǎn)：1、引入了硬件描述語言VHDL和VerilogHDL。2、采用較高的抽象層次進(jìn)行設(shè)計(jì)，并按層次式方法進(jìn)行管理，可大大提高處理復(fù)雜設(shè)計(jì)的能力。3、綜合優(yōu)化工具的采用使芯片的品質(zhì)得到了優(yōu)化。第四十三頁，共六十八頁，編輯于2023年，星期五90年代以后的系統(tǒng)設(shè)計(jì)SYSTEM-ON-A-CHIP深亞微米、超深亞微米級工藝基于IP復(fù)用主流CAD：軟硬件協(xié) 同設(shè)計(jì)MEMORYCache/SRAMorevenDRAMProcessor

CoreDSP

ProcessorCoreGraphicsMPEGVRAMMotionEncryption/DecryptionSCSIEISAInterfaceGlueGluePCIInterfaceI/OInterfaceLANInterface第四十四頁，共六十八頁，編輯于2023年，星期五集成電路設(shè)計(jì)與EDA軟件工具集成電路產(chǎn)業(yè)是以市場、設(shè)計(jì)、制造、應(yīng)用為主要環(huán)節(jié)的系統(tǒng)工程。設(shè)計(jì)是連接市場和制造之間的橋梁，是集成電路產(chǎn)品開發(fā)的入口。成功的產(chǎn)品來源于成功的設(shè)計(jì)，成功的設(shè)計(jì)取決于優(yōu)秀的設(shè)計(jì)工具。

圖信息產(chǎn)業(yè)市場中的EDA

8000億US$

1000億US$300億US$16億US$信息產(chǎn)業(yè)微電子產(chǎn)品ASIC產(chǎn)品EDA產(chǎn)品第四十五頁，共六十八頁，編輯于2023年，星期五圖 設(shè)計(jì)和工藝的差距越來越大第四十六頁，共六十八頁，編輯于2023年，星期五我國ICCAD發(fā)展的過程從七十年代中開始，至今已有二十多年研究歷史。組織和參加了國家第一代（1980-1983）、第二代（1986-1988）和第三代（1988-1991）ICCAD系統(tǒng)的研制，任第二代和第三代系統(tǒng)（PANDA）的總設(shè)計(jì)師和副總設(shè)計(jì)師。國內(nèi)大學(xué)的研究情況:復(fù)旦大學(xué)-布圖、FPGA、模擬電路杭州電子工業(yè)學(xué)院（浙江大學(xué)）-布圖、模擬北京大學(xué)-器件模型北京理工大學(xué)-綜合、驗(yàn)證上海交通大學(xué)-版圖驗(yàn)證哈爾濱工業(yè)大學(xué)-綜合、AHDL清華大學(xué)微電子所、電子工程系-模擬電路、器件模擬第四十七頁，共六十八頁，編輯于2023年，星期五國內(nèi)國內(nèi)工業(yè)界的研究情況華大集成電路設(shè)計(jì)中心-版圖編輯、驗(yàn)證，VHDL環(huán)境，REUSE，PANDA系統(tǒng)已有47家用戶，近幾年已銷售￥3000多萬，在國內(nèi)安裝套數(shù)占30%Avanti上海分公司Latice上海分公司其它

第四十八頁，共六十八頁，編輯于2023年，星期五VLSI從設(shè)計(jì)到制造，需要經(jīng)過若干步驟，為了使大家有一個總體的了解，我們簡要將其概括如下：1、系統(tǒng)規(guī)范化說明（SystemSpecification）包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝、設(shè)計(jì)周期、設(shè)計(jì)費(fèi)用等等。2、功能設(shè)計(jì)（FunctionDesign）將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計(jì)出來。通常是給出系統(tǒng)的時序圖及各子模塊之間的數(shù)據(jù)流圖。3、邏輯設(shè)計(jì)（LogicDesign）這一步是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖表示設(shè)計(jì)結(jié)果，有時也采用布爾表達(dá)式來表示設(shè)計(jì)結(jié)果。17.5VLSI設(shè)計(jì)過程簡介第四十九頁，共六十八頁，編輯于2023年，星期五4、電路設(shè)計(jì)（CircuitDesign）電路設(shè)計(jì)是將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。5、物理設(shè)計(jì)（PhysicalDesignorLayoutDesign）物理設(shè)計(jì)或稱版圖設(shè)計(jì)是VLSI設(shè)計(jì)中最費(fèi)時的一步。它要將電路設(shè)計(jì)中的每一個元器件包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。6、設(shè)計(jì)驗(yàn)證（DesignVerification）在版圖設(shè)計(jì)完成以后，非常重要的一步工作是版圖驗(yàn)證。主要包括：設(shè)計(jì)規(guī)則檢查（DRC）、版圖的電路提?。∟E）、電學(xué)規(guī)檢查（ERC）和寄生參數(shù)提?。≒E）。第五十頁，共六十八頁，編輯于2023年，星期五第五十一頁，共六十八頁，編輯于2023年，星期五第五十二頁，共六十八頁，編輯于2023年，星期五17.5VLSI設(shè)計(jì)中的問題一、成本問題VLSI的成本包括：設(shè)計(jì)費(fèi)用、制造費(fèi)用及此過程中工程師的工資。二、設(shè)計(jì)正確性要求設(shè)計(jì)的正確性是IC設(shè)計(jì)中最基本的要求。IC設(shè)計(jì)一旦完成并送交制造廠生產(chǎn)后，再發(fā)現(xiàn)有錯誤，就需要重新制版、重新流片，這會造成巨大的損失。因此，要保證100％的設(shè)計(jì)正確性。三、設(shè)計(jì)過程集成化計(jì)算機(jī)在集成電路設(shè)計(jì)中的作用是不可取代的。如果說集成電路在最初發(fā)展階段可以用手工進(jìn)行設(shè)計(jì)的話。那麼，如今集成電路設(shè)計(jì)離開計(jì)算機(jī)進(jìn)行輔助設(shè)計(jì)是無法實(shí)現(xiàn)的。第五十三頁，共六十八頁，編輯于2023年，星期五由于IC設(shè)計(jì)這一獨(dú)特的限制，就需要有功能更強(qiáng)、性能更好的EDA設(shè)計(jì)工具將整個集成電路設(shè)計(jì)過程統(tǒng)一考慮，前后呼應(yīng)，從全局的觀點(diǎn)使系統(tǒng)設(shè)計(jì)達(dá)到最優(yōu)。目前，實(shí)際上計(jì)算機(jī)輔助設(shè)計(jì)軟件及工具幾乎滲透了VLSI設(shè)計(jì)的各個步驟中：工藝模擬、器件模擬、電路分析、邏輯驗(yàn)證、版圖驗(yàn)證及參數(shù)提取、布圖工具、綜合工具、計(jì)算機(jī)輔助設(shè)計(jì)、封裝工具......。四、VLSI設(shè)計(jì)的可測試性問題測試在VLSI設(shè)計(jì)中是一個十分重要的課題。測試的意義在于檢查電路是否能按設(shè)計(jì)要求正常工作。隨著VLSI功能的日趨復(fù)雜，測試費(fèi)用所占的比例明顯增大，雖然芯片測試是在VLSI生產(chǎn)過程當(dāng)中進(jìn)行的，但是為了減小測試所需要的資源，往往在電路設(shè)計(jì)階段就要考慮其可測試性的問題，增強(qiáng)測試的簡易性。具體做法是在已有的邏輯設(shè)計(jì)基礎(chǔ)上添加一些專門用于測試的輔助電路。第五十四頁，共六十八頁，編輯于2023年，星期五17.6VLSI的設(shè)計(jì)方法

VLSI設(shè)計(jì)方法學(xué)旨在人工干預(yù)設(shè)計(jì)與CAD工具之間的交互過程中取得盡可能高的設(shè)計(jì)效率。一、VLSI設(shè)計(jì)的一般形式層次式設(shè)計(jì)是VLSI設(shè)計(jì)中最廣泛使用的方法，它可以簡化VLSI設(shè)計(jì)的復(fù)雜性。層次式設(shè)計(jì)方法分為自頂向下和自底向上兩種方法。P5，圖1.4給出了這兩種層次設(shè)計(jì)的示意圖。層次化設(shè)計(jì)分為三個域：行為域、結(jié)構(gòu)域和幾何域。二、IC層次式設(shè)計(jì)方法(自頂向下的設(shè)計(jì)方法例子)系統(tǒng)級、功能級、寄存器傳輸級、門級、電路級、版圖級（物理級）。第五十五頁，共六十八頁，編輯于2023年，星期五VLSI設(shè)計(jì)描述第五十六頁，共六十八頁，編輯于2023年，星期五計(jì)算機(jī)描述語言：對于不同的設(shè)計(jì)層次，都需要用計(jì)算機(jī)來進(jìn)行輔助設(shè)計(jì)。因此，需要有一套計(jì)算機(jī)能處理的語言來描述設(shè)計(jì)結(jié)果和設(shè)計(jì)要求。VHDL(VeryHigh-speedIntegratedCircuitHardwareDescriptionLanguage)。SPICE是一種用于電路分析的軟件工具，它本身規(guī)定了一套電路描述方法。DEF/LEF及YAL都是專門用于布圖設(shè)計(jì)的電路描述語言。CIF是一種幾何描述語言，它用來描述物理版圖，該語言是工業(yè)界的標(biāo)準(zhǔn)格式，它與另外的兩種版圖描述語言GDS2、EDIF之間可以相互轉(zhuǎn)換。第五十七頁，共六十八頁，編輯于2023年，星期五17.7設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)框架

設(shè)計(jì)系統(tǒng)是一個統(tǒng)一的、協(xié)同的、集成化的以數(shù)據(jù)庫為核心的系統(tǒng)。1、統(tǒng)一的數(shù)據(jù)庫。2、操作的協(xié)同性3、結(jié)構(gòu)的開放性4、系統(tǒng)的可移植性整個軟件系統(tǒng)可安裝到不同的硬件平臺上。這樣可組成一個由不同型號工作站所組成的設(shè)計(jì)系統(tǒng)而共享同一設(shè)計(jì)數(shù)據(jù)。也可由低價的個人計(jì)算機(jī)PC和高性能的工件站共同組成一個系統(tǒng)。第五十八頁，共六十八頁，編輯于2023年，星期五17.8傳統(tǒng)的集成電路設(shè)計(jì)方法和現(xiàn)代集成電路的設(shè)計(jì)方法

一、傳統(tǒng)的集成電路制造技術(shù)的特點(diǎn)晶體管和集成電路制造技術(shù)發(fā)展的初期階段，集成電路工藝制造技術(shù)的進(jìn)步領(lǐng)先于集成電路的設(shè)計(jì)技術(shù)。落后的標(biāo)志：自動化程度極低，各工序環(huán)節(jié)都處在半自動，甚至是人工控制的層次上。集成度：每只管芯芯片總面積之內(nèi)所集成的晶體管個數(shù)。芯片設(shè)計(jì)所完成的工作電路的線路級設(shè)計(jì)，邏輯及邏輯功能級設(shè)計(jì)，器件參數(shù)級設(shè)計(jì)，工藝參數(shù)級工藝條件層次上的設(shè)計(jì)，版圖設(shè)計(jì)，掩膜制造，管芯制造，封裝工序，成品測試。第五十九頁，共六十八頁，編輯于2023年，星期五傳統(tǒng)的設(shè)計(jì)方法——“自頂向下”的設(shè)計(jì)方法頂：集成電路產(chǎn)品用戶的要求。下：由電路用戶的應(yīng)用要求出發(fā)逐步地細(xì)化到制造工藝條件的設(shè)計(jì)。先由集成電路的生產(chǎn)廠家根據(jù)用戶所提出的電路產(chǎn)品的功能要求進(jìn)行模塊組合以完