半定制設(shè)計(jì)模式

半定制設(shè)計(jì)模式第1頁，課件共42頁，創(chuàng)作于2023年2月

§1 引言按版圖設(shè)計(jì)自動化程度分:

手工設(shè)計(jì)半自動設(shè)計(jì)全自動設(shè)計(jì)按版圖結(jié)構(gòu)及制造方法分:

半定制（semi-custom）全定制（full-custom）第2頁，課件共42頁，創(chuàng)作于2023年2月§2 門陣列、宏單元陣列及門海一、門陣列設(shè)計(jì)模式(gatearray）

門陣列設(shè)計(jì)模式又稱為母片（masterslice）法。它預(yù)先設(shè)計(jì)和制造好各種規(guī)模的母片，如1000門，3000門，5000門，10000門……母片上除其金屬連線及引線孔以外的各層圖形均是固定不變的，且以陣列形式排列。第3頁，課件共42頁，創(chuàng)作于2023年2月母片結(jié)構(gòu)第4頁，課件共42頁，創(chuàng)作于2023年2月基本單元在門陣列母片中，一個基本單元是以三對或五對管子組成，基本單元的高度，寬度都是相等的，并按行排列。第5頁，課件共42頁，創(chuàng)作于2023年2月單元庫中存放的信息：NAND3電路圖邏輯圖版圖：孔、引線電路參數(shù)：扇入，扇出門延遲時間第6頁，課件共42頁，創(chuàng)作于2023年2月單元庫

單元庫中存有上百種不同功能的單元電路，這些單元作為系統(tǒng)設(shè)計(jì)的基礎(chǔ)，可以重復(fù)使用。它是由Foundry提供的。門陣列的生產(chǎn)制造可以分為兩個相對獨(dú)立的過程：

第一個過程是母片的制造，同時提供與之配套的單元庫。第二個過程是根據(jù)用戶所要實(shí)現(xiàn)的電路，完成母片上電路單元的布局及單元間連線。然后對這部分金屬線及引線孔的圖形進(jìn)行制版、流片。第7頁，課件共42頁，創(chuàng)作于2023年2月門陣列的設(shè)計(jì)流程門陣列設(shè)計(jì)的優(yōu)點(diǎn)：（1）事先制備母片，使設(shè)計(jì)周期縮短。（2）母片及庫單元都是事先設(shè)計(jì)好，并經(jīng)過驗(yàn)證。因此，正確性得到保證。（3）門陣列模式非常規(guī)范，自動化程度高。（4）價格低，適合于小批量的ASIC設(shè)計(jì)。第8頁，課件共42頁，創(chuàng)作于2023年2月門陣列設(shè)計(jì)的缺點(diǎn)：（1）芯片利用率低，70%左右。（2）不夠靈活，對設(shè)計(jì)限制太多。（3）布通率不能做到100%布通，要人工解決剩線問題。第9頁，課件共42頁，創(chuàng)作于2023年2月

二、宏單元陣列模式（macro-cellarray）為了提高門陣列的芯片利用率，一種改進(jìn)的結(jié)構(gòu)是去掉垂直方向的走線通道，跨越單元行的線可以利用空閑柵來完成。第10頁，課件共42頁，創(chuàng)作于2023年2月

三、門海設(shè)計(jì)模式（seaofgates）

門海設(shè)計(jì)模式進(jìn)一步改進(jìn)了宏單元陣列的版圖結(jié)構(gòu)，取消了水平方向的走線通道，成為一種無通道（channel-less）的門陣列，它仍然保留了半定制設(shè)計(jì)法的優(yōu)點(diǎn)：母片預(yù)制。 第11頁，課件共42頁，創(chuàng)作于2023年2月

§3標(biāo)準(zhǔn)單元設(shè)計(jì)模式

（StandardCellDesignStyle）

標(biāo)準(zhǔn)單元設(shè)計(jì)與門陣列設(shè)計(jì)的最大區(qū)別是它沒有母片。但是，它有單元庫，版圖中晶體管的排列是規(guī)則的，在制造時，需要從頭開始制版。第12頁，課件共42頁，創(chuàng)作于2023年2月標(biāo)準(zhǔn)單元設(shè)計(jì)模式第13頁，課件共42頁，創(chuàng)作于2023年2月標(biāo)準(zhǔn)單元設(shè)計(jì)方法標(biāo)準(zhǔn)單元中的基本單元是等高的并按行排列行與行之間留有水平布線通道單元行之間的垂直方向有垂直走線道、內(nèi)部走線道。電源、地線水平規(guī)則排列。第14頁，課件共42頁，創(chuàng)作于2023年2月單元庫單元庫中存有100~200種單元電路單元名、邏輯圖、電路圖、電路參數(shù)、物理版圖。單元的邏輯功能、電學(xué)性能及幾何設(shè)計(jì)規(guī)則等都是經(jīng)過驗(yàn)證和分析的。單元物理版圖包括各層圖形。I/O單元的設(shè)計(jì)。第15頁，課件共42頁，創(chuàng)作于2023年2月輸入保護(hù)單元第16頁，課件共42頁，創(chuàng)作于2023年2月輸出驅(qū)動單元第17頁，課件共42頁，創(chuàng)作于2023年2月去掉金屬鋁第18頁，課件共42頁，創(chuàng)作于2023年2月標(biāo)準(zhǔn)單元模式的優(yōu)點(diǎn)（1）比門陣列更加靈活的布圖方式。（2）可以解決布通率問題，達(dá)到100%布通率。（3）單元庫預(yù)先設(shè)計(jì)，可以提高布圖效率。（4）標(biāo)準(zhǔn)單元設(shè)計(jì)模式，由于其自動化程度高、設(shè)計(jì)周期短、設(shè)計(jì)效率高。十分適用于ASIC的設(shè)計(jì)，是目前應(yīng)用最廣泛的設(shè)計(jì)方法之一。第19頁，課件共42頁，創(chuàng)作于2023年2月標(biāo)準(zhǔn)單元的改進(jìn)增加了布線層數(shù)（3~8層）和采用“跨單元布線”（over-cellrouting）技術(shù)。允許出現(xiàn)雙高的單元。單元引線端的位置也可以任意，不一定要在單元的上下邊界上，這樣有利于提高芯片的利用率。含有大模塊的標(biāo)準(zhǔn)單元，給自動布圖算法帶來了一定難度。無通道的標(biāo)準(zhǔn)單元。第20頁，課件共42頁，創(chuàng)作于2023年2月標(biāo)準(zhǔn)單元布圖模式存在的問題當(dāng)工藝更新之后，標(biāo)準(zhǔn)單元庫要隨之更新，這是一項(xiàng)十分繁重的工作。為了解決人工設(shè)計(jì)單元庫的費(fèi)時問題，設(shè)計(jì)重用（Reuse）技術(shù)可用于解決單元庫的更新問題?；旌夏Ｊ降臉?biāo)準(zhǔn)單元布圖算法研究。第21頁，課件共42頁，創(chuàng)作于2023年2月

標(biāo)準(zhǔn)單元布圖流程N(yùn)etlistLibraryTechnologyconstraintsGlobal&SlotPlacementGrgGenerationResourceEstimationSpecialRouting第22頁，課件共42頁，創(chuàng)作于2023年2月CrossPointAssignmentLayerAssignmentDetailedAreaRoutingEndInitialSteinerTreeGlobalRouting第23頁，課件共42頁，創(chuàng)作于2023年2月標(biāo)準(zhǔn)單元布局問題描述：輸入:1單元庫（包括時延信息）；

2互連信息；

3約束條件（芯片高度/行數(shù)、區(qū)域限制、行方向、障礙、時延、功耗等）；

輸出:單元位置。目標(biāo):在滿足所有約束的條件下優(yōu)化芯片面積和擁擠度。第24頁，課件共42頁，創(chuàng)作于2023年2月

標(biāo)準(zhǔn)單元總體布局結(jié)果第25頁，課件共42頁，創(chuàng)作于2023年2月

標(biāo)準(zhǔn)單元詳細(xì)布局總體布局結(jié)果詳細(xì)布局結(jié)果(a)(b)第26頁，課件共42頁，創(chuàng)作于2023年2月

標(biāo)準(zhǔn)單元詳細(xì)布局結(jié)果第27頁，課件共42頁，創(chuàng)作于2023年2月布線擁擠區(qū)的不可預(yù)見性和總體布線結(jié)果對布線順序的依賴性是總體布線算法面臨的兩大主要問題。算法目標(biāo)：

-減小線網(wǎng)布線順序?qū)傮w布線結(jié)果的影響

-加強(qiáng)對布線擁擠區(qū)域的預(yù)測，避開擁擠區(qū)域

-引入時延、高頻串?dāng)_、功耗等優(yōu)化目標(biāo)

-提高布線算法效率，降低其時間/空間復(fù)雜度總體布線中要解決的關(guān)鍵問題第28頁，課件共42頁，創(chuàng)作于2023年2月

總體布線圖（GRG）第29頁，課件共42頁，創(chuàng)作于2023年2月總體布線圖及總體布線示意圖第30頁，課件共42頁，創(chuàng)作于2023年2月

標(biāo)準(zhǔn)單元總體布線結(jié)果第31頁，課件共42頁，創(chuàng)作于2023年2月

總體布線結(jié)果顯示第32頁，課件共42頁，創(chuàng)作于2023年2月

標(biāo)準(zhǔn)單元詳細(xì)布線引腳通孔軌道枝上邊下邊干狗腿第33頁，課件共42頁，創(chuàng)作于2023年2月HVH模式VHV模式Track1Track2Track3Track1Track2各種通道布線模型第34頁，課件共42頁，創(chuàng)作于2023年2月通道布線實(shí)例第35頁，課件共42頁，創(chuàng)作于2023年2月開關(guān)盒布線實(shí)例第36頁，課件共42頁，創(chuàng)作于2023年2月有網(wǎng)格區(qū)域布線實(shí)例第37頁，課件共42頁，創(chuàng)作于2023年2月

無網(wǎng)格布線結(jié)果第38頁，課件共42頁，創(chuàng)作于2023年2月

無網(wǎng)格布線結(jié)果（局部）第39頁，課件共42頁，創(chuàng)作于2023年2月§4 現(xiàn)場可編程門陣列（FPGA） 現(xiàn)場可編程門陣列（FieldProgrammableGateArray）是一種可編程器件，它是近幾年迅速發(fā)展起來的，用于ASIC設(shè)計(jì)的一種新方法。

FPGA提供了用戶可編程和自己制造的能力，極大地縮短了設(shè)計(jì)和制造時間。第40頁，課件共42頁，創(chuàng)作于2023年2月FPGA設(shè)計(jì)方法