數(shù)字集成電路及其應(yīng)用課件

數(shù)字集成電路及其應(yīng)用數(shù)字集成電路及其應(yīng)用數(shù)字集成電路及其應(yīng)用電子電路模擬電路數(shù)字電路電信號模擬信號：模擬信號是隨時間連續(xù)變化的信號。數(shù)字信號：數(shù)字信號是不連續(xù)變化的脈沖信號。7.1數(shù)字電路基礎(chǔ)tu模擬信號數(shù)字電路信號tu邏輯0邏輯1低電平高電平由于數(shù)字信號在時間上和數(shù)值上都是離散的，故常用數(shù)字0和1來表示，正邏輯：用高電平表示邏輯1，低電平表示邏輯0。負(fù)邏輯：用高電平表示邏輯0，低電平表示邏輯1。7.1.1基本邏輯運(yùn)算分析數(shù)字電路的數(shù)學(xué)工具是邏輯代數(shù)，也叫布爾代數(shù)。在邏輯代數(shù)中，變量的取值只有兩個：1和0。它們分別表示兩種不同的邏輯狀態(tài)。例如：可以用1和0分別表示某事件的是和非、真和假、有和無等，也可以表示電路的導(dǎo)通和斷開，電燈的亮和滅等等?；镜倪壿嬤\(yùn)算有三種：與運(yùn)算、或運(yùn)算和非運(yùn)算。所有邏輯運(yùn)算都可以用這三種基本運(yùn)算構(gòu)成。與運(yùn)算在決定某一事件的各種條件中，只有當(dāng)全部條件同時具備時，事件才會發(fā)生，這種因果關(guān)系叫做與運(yùn)算，也叫做邏輯與（或叫邏輯乘）。或或A、B的與運(yùn)算可寫成ABEL+–與運(yùn)算實(shí)例：設(shè)開關(guān)閉合為1，斷開為0；燈亮為1，燈滅為0。當(dāng)兩個開關(guān)都閉合（即A和B均為1）時，燈泡L才會通電發(fā)光（即L為1）；反之，只要有一個開關(guān)斷開（即A和B中有一個為0），燈就不亮（即L為0）。其邏輯表達(dá)式為與運(yùn)算的基本運(yùn)算規(guī)則111001010000LBA與運(yùn)算的真值表YABR+5V二極管與門只有當(dāng)輸入A、B均為高電位（即輸入均為1）時，輸出Y才具有高電位（即輸出為1）；當(dāng)A、B中有一個（或一個以上）為低電位（即輸入為0）時，由于對應(yīng)的二極管導(dǎo)通使輸出Y被箝位于低電位（即輸出為0）。&ABY邏輯符號01在電路中，多少伏的電位算高電位（高電平），多少伏的電位算低電位（低電平），不同的場合規(guī)定不同，而且高低電平一般不是一個確定值，而是有一定的范圍?；蜻\(yùn)算在決定某一事件的各種條件中，只要有一個（或一個以上）條件具備時，事件就會發(fā)生，這樣一種因果關(guān)系叫做或運(yùn)算，也叫做或邏輯，或叫邏輯加。A、B的或運(yùn)算可寫成ABEL+–或運(yùn)算的實(shí)例或運(yùn)算的基本運(yùn)算規(guī)則：111101110000LBA或運(yùn)算的真值表YABR二極管或門當(dāng)輸入端A、B有一個（或一個以上）為高電位（即為1）時，與該端相連的二極管導(dǎo)通，使輸出Y端為高電位，即Y為1；當(dāng)輸入A、B都加上低電位，即輸入全為0時，所有二極管截止，電阻R上沒有電流，使輸出Y具有低電位，即輸出Y為0?！?ABY邏輯符號非運(yùn)算如果條件具備了，事件便不會發(fā)生；而條件不具備時，事件就會發(fā)生，這種因果關(guān)系叫做非運(yùn)算，也叫做邏輯非（或反運(yùn)算）。變量A的非運(yùn)算記為ELAR+–非運(yùn)算的實(shí)例非運(yùn)算的基本運(yùn)算規(guī)則：非運(yùn)算的真值表0110LA1AL邏輯符號VA+12V－12VRB1RB2RCY晶體管非門晶體管工作于開關(guān)狀態(tài)，當(dāng)輸入端A接高電位（即輸入為1）時，晶體管飽和導(dǎo)通，輸出Y端為低電位（即輸出為0）；當(dāng)輸入端A接低電位（即輸入為0）時，晶體管發(fā)射結(jié)反向偏置而截止，輸出Y端具有高電位（即輸出為1）。與非門&ABY011101110100YBA與非運(yùn)算的真值表或非門≥1ABY011001010100YBA或非運(yùn)算的真值表與或非門Y≥1&ABCD異或門=1ABY011101110000YBA異或運(yùn)算的真值表同或門=ABY111001010100YBA同或運(yùn)算的真值表與門ABY或門ABY非門AY與非門ABY或非門ABY國外門電路的符號與或非門ABYCD異或門ABY同或門ABY7.1.2邏輯代數(shù)的運(yùn)算規(guī)則0-1律公式1 公式2 自等律公式4

公式3

重疊律公式5 公式6 互補(bǔ)律公式7 公式8

還原律公式9

交換律公式10 公式11 結(jié)合律公式12 公式13 分配律公式14 公式15 例 證明公式15 證明吸收律公式16 公式17

反演律（摩根定律）公式18 公式19

例 證明公式16 證明 例 證明公式17 證明 例 證明公式19

和公式18 證明用列真值表的方法證明：AB00110011AB00001111ABA+B00111111A+BA?B00000011公式20 證明公式21 證明7.1.3邏輯代數(shù)的基本定理代入定理：在任何一個邏輯等式中，將某一變量全部代之以一個邏輯函數(shù)，則等式仍然成立。反演定理：對于任意一個邏輯表達(dá)式Y(jié)，若將其中所有的“”換成“+”，“+”換成“”，0換成1，1換成0，原變量換成反變量，反變量換成原變量，則得到的結(jié)果為原函數(shù)的非，即。對偶定理：對任意一個邏輯表達(dá)式Y(jié)，如果將其中的“+”換成“”，“”換成“+”，0換成1，1換成0，則得到一個新的邏輯表達(dá)式，叫做Y的對偶式Y(jié)’，或者說Y與Y’互為對偶式。如果兩個邏輯式相等，則它們的對偶式也相等。例用代入定理證明摩根定律也適用于多變量的情況。已知用（B·C）代入式中B的位置，得：解例求的反函數(shù)解根據(jù)反演定理可得： 7.1.4邏輯函數(shù)的表示方法邏輯函數(shù)有三種表示方法：真值表、邏輯函數(shù)式和邏輯圖。3種表示方法可以相互轉(zhuǎn)換由邏輯表達(dá)式列真值表：將輸入變量的所有取值組合代入式中求出其函數(shù)值，列成表格即可。如果有n個輸入變量，則有2n種取值組合。由真值表寫邏輯函數(shù)式的方法：找出真值表中所有使邏輯函數(shù)為1的最小項(xiàng)，取這些最小項(xiàng)的邏輯和即為邏輯函數(shù)的表達(dá)式。真值表中的每一行表示輸入變量的一種取值組合。如果以原變量（如A）表示其取值為“1”，以反變量（如）表示其取值為“0”，則可以用輸入變量（原變量或反變量）的乘積表示每一個輸入狀態(tài)的組合。這些乘積項(xiàng)稱為最小項(xiàng)。最小項(xiàng)的特點(diǎn)：每個最小項(xiàng)都包含所有輸入變量；在每個最小項(xiàng)中，輸入變量以原變量或反變量的形式出現(xiàn)一次。例 列出邏輯函數(shù)的真值表，并畫出邏輯圖。解ABCY由于有三個輸入變量，共有23=8種取值組合一般輸入變量的取值組合按照二進(jìn)制數(shù)遞增的順序排列00000010010001111000101111011111&AB≥1Y&&C邏輯圖YCBA00000010010001111000101111011111例將真值表用邏輯函數(shù)表示。解取值為1的最小項(xiàng)是化簡例 將函數(shù)表示成最小項(xiàng)的形式。解可見：任何一個邏輯函數(shù)可以通過配項(xiàng)的方式化為最小項(xiàng)之和的形式。7.1.5邏輯函數(shù)的化簡用邏輯公式化簡(1)并項(xiàng)法，將兩項(xiàng)合并為一項(xiàng)。應(yīng)用公式例(2)吸收法應(yīng)用公式，消去多余項(xiàng)。例(3)消項(xiàng)法應(yīng)用公式消去多余的項(xiàng)例(4)消因子法應(yīng)用公式將多余因子消去例(5)配項(xiàng)法應(yīng)用公式配項(xiàng)應(yīng)用公式配項(xiàng)例化簡邏輯函數(shù)解例化簡解例求的最簡或與表達(dá)式。解根據(jù)對偶定理求函數(shù)Y的對偶式，并化簡再求Y’的對偶式得：用卡諾圖化簡邏輯函數(shù)卡諾圖：將輸入自變量的全部最小項(xiàng)各用一個小方格表示，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置上也相鄰地排列起來，所得到的圖形，也叫做最小項(xiàng)方格圖?？ㄖZ圖的繪制方法：（1）如果邏輯函數(shù)的輸入自變量數(shù)為n，則將圖劃分為個小方格，每個方格代表一個最小項(xiàng)；（2）以行變量組為高位，列變量組為低位，給方格編號，而行、列變量的取值則按循環(huán)碼的規(guī)則，例如兩個變量則按00，01，11，10的順序取值。二變量的卡諾圖三變量的卡諾圖四變量的卡諾圖卡諾圖中任意相鄰兩項(xiàng)（即上下或左右相鄰）均僅有一個變量互反，而其余變量完全相同，這叫做邏輯相鄰性。位于一行或一列兩端的最小項(xiàng)也僅有一個變量互反，即也具有邏輯相鄰性用卡諾圖表示邏輯函數(shù)，就是將函數(shù)值為1的那些最小項(xiàng)，在卡諾圖的相應(yīng)位置上填入1，而在其余位置上填入0（或空著）即可。例用卡諾圖表示邏輯函數(shù)

用卡諾圖化簡邏輯函數(shù)的步驟：（1）畫出邏輯函數(shù)的卡諾圖；（2）將取值為“1”的相鄰小方格圈起來，所圈小方格的個數(shù)應(yīng)為2n（0，1，2，3...)，所圈的小方格應(yīng)盡可能多。另外，每圈1個新圈時，必須至少包含1個沒有被圈過的最小項(xiàng)，每個最小項(xiàng)可被圈多次，但不能被遺漏。（3）將每個圈中的最小項(xiàng)合并為1項(xiàng)，合并后的結(jié)果中只有公共因子。（4）將合并后的所有項(xiàng)相加，即得到最簡與或表達(dá)式。例用卡諾圖化簡邏輯函數(shù)解

BCA00

01

11

10

0

0

0

1

0

1

0

1

1

1

BCACAB例化簡解AB例用卡諾圖化簡解ABCD11000110000111100101111011111111ABCD11000110000111101111101111011111例用卡諾圖化簡解一AABCD11000110000111101111101111011111解二具有約束條件的邏輯函數(shù)的化簡自變量之間不可能出現(xiàn)的組合，稱為約束項(xiàng)，也叫無關(guān)項(xiàng)或冗余項(xiàng)。所有不可能出現(xiàn)的自變量組合的集合稱為約束條件。由于約束項(xiàng)實(shí)際上是不可能出現(xiàn)的邏輯狀態(tài)，因此這些項(xiàng)取1和取0都不影響邏輯函數(shù)的值，若能很好的利用約束條件可以使邏輯函數(shù)得到進(jìn)一步的化簡。約束項(xiàng)在卡諾圖中用表示。例 化簡 ABCD11000110000111101

1111解BD7.2集成門電路7.2.1門電路集成電路的優(yōu)點(diǎn)：與分立元件相比，集成電路具有可靠性高、體積小、功耗低等優(yōu)點(diǎn)。雙極型邏輯門電路：、和I2L等。集成門電路單極型邏輯門電路：、和等。與非門輸入級倒相級輸出級+UCCVT1VT2VT3VT4YABCVD4R14kR21.6kR4130R31kVD1VD2VD3E1E2E3CBE1E2E3CB相當(dāng)于與門+UCCVT1VT2VT3VT4YABCVD4R14kR21.6kR4130R31kVD1VD2VD3開門狀態(tài)：A、B、C三個輸入端均為高電平發(fā)射結(jié)均處于反向偏置而截止飽和截止輸出為低電平，0+UCCVT1VT2VT3VT4YABCVD4R14kR21.6kR4130R31kVD1VD2VD3關(guān)門狀態(tài)：A、B、C中有一個（或一個以上）輸入端為低電平發(fā)射結(jié)正偏導(dǎo)通1V截止導(dǎo)通輸出為高電平，1&ABCY圖形符號邏輯表達(dá)式01234UO/VUI/VABCDEUILUOFFUONUIHUNLUNH123與非門的電壓傳輸特性與非門的主要參數(shù)：（1）開門電壓：使輸出端為低電平時的最小輸入高電平值。其典型值為1.8V。（2）關(guān)門電壓： 使輸出端為高電平時的最大輸入低電平值，其典型值為0.8V，（3）開門電阻和關(guān)門電阻當(dāng)輸入端的電阻大于開門電阻RON時，則相當(dāng)于接“1”；當(dāng)輸入端的電阻小于關(guān)門電阻ROFF時，相當(dāng)于接“0”。典型值為R14k+UCCVT1VT2RI輸入端接電阻（4）輸出高電平和輸出低電平（5）輸入端噪聲容限低電平噪聲容限：在保證輸出高電平不低于額定值的90%的條件下，允許疊加在輸入低電平上的噪聲（或干擾）電壓，用表示。高電平噪聲容限：在保證輸出端為低電平的前提下，容許疊加到輸入高電平上（極性和輸入信號相反）的最大噪聲電壓，用表示。（6）輸入高電平電流和輸入低電平電流（7）扇出系數(shù)：是指一個與非門能帶同類門的最大數(shù)目，它反映了與非門的帶負(fù)載能力。當(dāng)與非門輸出為低電平時+UCCVT1VT3VT4R14kR4130驅(qū)動門負(fù)載門IIL+UCCVT1VT3VT4R14kR4130驅(qū)動門負(fù)載門IIH當(dāng)與非門輸出為高電平時與非門的扇出系數(shù)應(yīng)取和中較小的一個輸入波形50%50%輸出波形tpd1tpd2（8）平均傳輸延遲時間：+UCCVT1VT2VT3VT4YAVD2R14kR21.6kR4130R31k輸入級倒相級輸出級VD1非門（反相器）1AY圖形符號三態(tài)輸出與非門輸出端有三種狀態(tài)：高電平、低電平和高阻狀態(tài)。高阻狀態(tài)是指門電路的輸出端具有很高的輸出電阻，對外電路來說甚至相當(dāng)于開路。+UCCVT1VT2VT3VT4YABENR1R2R4R311VDPQ使能端高電平有效的三態(tài)門多了一個使能端+UCCVT1VT2VT3VT4YABENR1R2R4R311VDPQ使能端高電平有效的三態(tài)門當(dāng)使能端為高電平（即為1）時二極管截止，電路的工作狀態(tài)和普通的與非門完全一樣。+UCCVT1VT2VT3VT4YABENR1R2R4R311VDPQ使能端高電平有效的三態(tài)門當(dāng)為低電平（即為0）時導(dǎo)通截止截止輸出端呈高阻狀態(tài)&ABENY使能端高電平有效的三態(tài)門使能端為1時電路為正常的與非門工作狀態(tài)使能端低電平有效的三態(tài)門&ABY使能端EN為0時電路為正常的與非門工作狀態(tài)三態(tài)門在數(shù)字電路中非常有用，有了三態(tài)門，就可以實(shí)現(xiàn)在同一條導(dǎo)線上分時傳遞若干個不同的數(shù)據(jù)或控制信號。&A1Y1B1EN1&A2Y2B2EN2&A3Y3B3EN3總線集電極開路與非門電路+UCCVT1VT2VT4YABR1R2R3電路結(jié)構(gòu)&ABY圖形符號工作時，輸出端需外接電源U和負(fù)載電阻門的輸出端不僅可直接接如繼電器、指示燈、發(fā)光二極管等負(fù)載，門的輸出端還可以直接相聯(lián)。&ABY1&CDY2UCCRLY多余輸入端的處理當(dāng)輸入端有剩余時，必須對多余的輸入端做適當(dāng)?shù)奶幚恚３制溥壿嫻δ懿蛔?。下面以與非門為例，說明多余輸入端的處理方法。（1）多余端接高電平（2）多余端懸空：（3）多余端與某信號端相聯(lián)注意：對或非門（或者或門），其多余輸入端不能懸空。7.2.2門電路非門電路Y+UDDAV2V1GGSSDD（PMOS）（NMOS）當(dāng)輸入端A為高電平時導(dǎo)通截止0Y+UDDAV2V1GGSSDD（PMOS）（NMOS）截止導(dǎo)通當(dāng)輸入端A為低電平時1所以UIUO0UDDUDDABCD非門的電壓傳輸特性非門的主要特點(diǎn)：（1）靜態(tài)功耗很小。（2）抗干擾能力強(qiáng)。（3）電源電壓的允許范圍為318V，所以輸出幅度加大了。缺點(diǎn)：制造工藝復(fù)雜，集成度較低。與非門電路Y+UDDAV2V1BV3V4或非門電路Y+UDDV1V2AV4V3B三態(tài)輸出門電路使能端低電平有效Y=A高阻狀態(tài)+UDDV3AYV2V1&P使能端高電平有效Y=A高阻狀態(tài)7.2.4電路和電路的連接用電路驅(qū)動電路用電路驅(qū)動74系列的電路時，可以直接連接電源電壓均為5V&1R+5VTTLCMOS電源電壓不同時&1R+5VTTLCMOS1+10VCC40109用電路驅(qū)動電路用7474系列電路驅(qū)動電路時，可以直接連接。用4000系列電路驅(qū)動電路時，需要擴(kuò)大電路在輸出低電平時吸收負(fù)載電流的能力。（1）將同一封裝的門電路并聯(lián)使用，以提高帶負(fù)載能力。CMOS&&1TTL1CMOS&CMOS驅(qū)動器1TTL（2）使用驅(qū)動器進(jìn)行連接（3）使用分立元件的放大器來實(shí)現(xiàn)電流擴(kuò)展7.3組合邏輯電路7.3.1組合邏輯電路的分析分析組合邏輯電路的一般步驟：例 分析電路的邏輯功能。&&ABY11&1Y1Y2Y3電路實(shí)現(xiàn)了異或功能例 分析電路的邏輯功能。&ABCYY1&&&1Y2Y3Y4判別一致電路7.3.2組合邏輯電路的設(shè)計(jì)步驟：（1）根據(jù)給定的邏輯要求，列出真值表；（2）由真值表寫出邏輯表達(dá)式或畫出卡諾圖；（3）化簡并根據(jù)所用器件將邏輯函數(shù)化為相應(yīng)的形式；（4）根據(jù)邏輯函數(shù)畫出邏輯電路圖。設(shè)計(jì)的任務(wù)是根據(jù)給出的實(shí)際邏輯問題，設(shè)計(jì)出能實(shí)現(xiàn)這一功能的最簡單的邏輯電路。例設(shè)計(jì)一個3人（A，B，C）表決的邏輯電路，當(dāng)多數(shù)人贊同時，表決（Y）通過。解設(shè)表示贊同為“1”，反對為“0”；表決通過為“1”，不通過為“0”。ABCY00000010010001111000101111011111&ABC&&1Y&ABC&&&Y用與非門實(shí)現(xiàn)例設(shè)計(jì)一個將8421碼轉(zhuǎn)換成余3碼的邏輯電路，要求用與非門實(shí)現(xiàn)。解分別畫出各輸出的卡諾圖ABCD11000110000111101

1111Y3的卡諾圖ABCD11000110000111101111

1Y2

的卡諾圖ABCD1100011000011110111

11Y1的卡諾圖ABCD1100011000011110111

1Y0

的卡諾圖11111DCBA&&&&&&&&&&Y3Y2Y1Y0畫出邏輯圖7.3.3常用組合邏輯電路加法器半加器：能對兩個1位二進(jìn)制數(shù)進(jìn)行加法運(yùn)算的器件。全加器：在半加器的基礎(chǔ)上考慮低位的進(jìn)位，即實(shí)現(xiàn)3個1位二進(jìn)制數(shù)的加法。半加器設(shè)加數(shù)分別為和，和數(shù)為，進(jìn)位為。0111100110100000SiCiBiAi真值表=1&AiBiSiCi邏輯電路邏輯符號全加器設(shè)加數(shù)分別為和，低位的進(jìn)位為–1，本位的和為，向高位的進(jìn)位為真值表=1=1&&1AiBiCi－1CiSi邏輯電路COAiBiCi－1SiCiCI邏輯符號CICOA3B3S3C3C2CICOA2B2S2C1CICOA1B1S1C0CICOA0B0S04位二進(jìn)制加法器1615141312111091234567874LS283UCCB2A2S2A3B3S3CICOGNDB0A0S0A1B1S174283的外引腳排列例用74283集成加法器組成8位二進(jìn)制數(shù)的加法器。74LS283（2）A3A2A1A0B3B2B1B0S7S6S5S4S3S2S1S0COCI74LS283（1）A3A2A1A0B3B2B1B0S3S2S1S0S3S2S1S0COCIA7A6A5A4A3A2A1A0B7B6B5B4B3B2B1B0低位高位74LS283A3A2A1A0B3B2B1B0DCBA“1”Y3Y2Y1Y0S3S2S1S0COCI例用74283集成全加器實(shí)現(xiàn)將8421碼轉(zhuǎn)換為余3碼。解將8421碼加上0011即為余3碼。數(shù)字比較器數(shù)字比較器的功能是對兩個二進(jìn)制數(shù)進(jìn)行比較，以判斷其大小。例設(shè)計(jì)一個比較器，對兩個1位二進(jìn)制數(shù)進(jìn)行比較。解設(shè)兩個1位二進(jìn)制數(shù)分別為A和B，當(dāng)A>B時，>B為1，當(dāng)時，為1，當(dāng)A<B時，<B為1.輸入輸出ABFA>BFA=BFA<B000100100110100110101&&1AB1邏輯電路7485的外引線排列例試用兩片7485組成一個8位二進(jìn)制數(shù)字比較器解分析7485的功能表，可以看到，只要將低位片（第1片）的輸出>B、<B、分別接至高位片（第2片）的輸入>B、<B、，而低位片的>B、<B、分別接0、0、1即可。編碼器編碼器的功能就是把輸入的每一個高、低電平信號編成對應(yīng)的一個二進(jìn)制代碼。二進(jìn)制編碼器二進(jìn)制編碼器是將某一信號編成二進(jìn)制代碼的電路例設(shè)計(jì)一個將8個輸入信號編成二進(jìn)制代碼的編碼器。解設(shè)8個輸入信號分別為I0，I1，I2，I3，I4，I5，I6，I7，輸出為3位二進(jìn)制代碼Y2，Y1，Y01111111&&&Y2Y1Y0I7I6I5I4I3I2I1與非門實(shí)現(xiàn)的8線-3線編碼器二十進(jìn)制編碼器把十進(jìn)制的10個數(shù)字0~9編碼成4位二進(jìn)制代碼的電路稱為二十進(jìn)制編碼器。二-十進(jìn)制編碼器優(yōu)先編碼器優(yōu)先編碼器允許同時有兩個以上編碼信號輸入在設(shè)計(jì)優(yōu)先編碼器時，需將所有的輸入信號按優(yōu)先順序排隊(duì)，當(dāng)幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個信號進(jìn)行編碼。1615141312111091234567874LS148UCCGND例試用兩片74148接成16線4線優(yōu)先編碼器。74LS148(1)74LS148(2)&&&&Z3Z2Z1Z0譯碼器譯碼是編碼的逆過程，譯碼器的功能就是將輸入的二進(jìn)制代碼翻譯成對應(yīng)的輸出高、低電平。二進(jìn)制譯碼器二進(jìn)制譯碼器的輸入是一組二進(jìn)制代碼，輸出是一組與之相對應(yīng)的高、低電平信號。兩位二進(jìn)制譯碼器的狀態(tài)表輸入輸出A1A0Y3Y2Y1Y0000001010010100100111000&1111&&&A1A02線-4線譯碼器1615141312111091234567874LS139UCCGND74139的外引線排列1615141312111091234567874LS138UCCGND74138的外引線排列例試用譯碼器實(shí)現(xiàn)邏輯表達(dá)式解由于函數(shù)有3個自變量，所以先用74138型3線8線譯碼器。首先將邏輯表達(dá)式用最小項(xiàng)表示將輸入變量A，B，C分別接至譯碼器的輸入端A2，A1，A0。由74138的功能表可得 二十進(jìn)制顯示譯碼器abcdefgabcdefghVCCBS202數(shù)碼管半導(dǎo)體數(shù)碼管的接法共陰極接法abcdefg共陽極接法abcdefgVCC1615141312111091234567874LS47UCCGND7-647447譯碼器的外引線排列圖7447譯碼器的功能表數(shù)據(jù)分配器數(shù)據(jù)分配器的功能就是將一個輸入數(shù)據(jù)分時送到多個輸出端輸出，也就是一路輸入，多路輸出，相當(dāng)于多輸出的單刀多擲開關(guān)。四輸出數(shù)據(jù)分配器數(shù)據(jù)選擇器數(shù)據(jù)選擇器的功能就是從多個輸入數(shù)據(jù)中選擇1個輸出，也叫做多路開關(guān)。4選1數(shù)據(jù)選擇器例利用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)解4選1數(shù)據(jù)選擇器的邏輯式為 將邏輯函數(shù)轉(zhuǎn)換為4選1數(shù)據(jù)選擇器A0A1ACD0D1D2D3B“1”1YY7.4觸發(fā)器7.4.1觸發(fā)器觸發(fā)器是一種能夠存儲1位二進(jìn)制數(shù)的邏輯電路，它有兩個互補(bǔ)的輸出端，其輸出狀態(tài)不僅與當(dāng)前的輸入有關(guān)，還與電路原來的輸出狀態(tài)有關(guān)?；居|發(fā)器&A&B與非門構(gòu)成的基本RS觸發(fā)器圖形符號在正常工作情況下Q和Q能保持相反的狀態(tài)，即如果Q為1，則Q為0；如果Q為0，則Q為1若原狀態(tài)：&A&B0110觸發(fā)器由“0”態(tài)翻轉(zhuǎn)為“1”態(tài)若原狀態(tài)：則觸發(fā)器的狀態(tài)維持不變?nèi)粼瓲顟B(tài)：&A&B1001觸發(fā)器由“1”態(tài)翻轉(zhuǎn)為“0”態(tài)若原狀態(tài)：則觸發(fā)器的狀態(tài)維持不變&A&B觸發(fā)器的狀態(tài)維持不變&A&B0011輸出不再互補(bǔ)則輸出：當(dāng)兩個輸入信號同時撤除（即恢復(fù)為1）后，兩輸出端的狀態(tài)是不確定的?；居|發(fā)器的特性方程1A1B或非門組成的RS觸發(fā)器圖形符號基本觸發(fā)器也可以用或非門組成：同步觸發(fā)器與非門A和B構(gòu)成基本觸發(fā)器，C和D構(gòu)成控制電路是同步信號，叫做時鐘脈沖，或叫做時鐘信號工作原理：當(dāng)0時，無論輸入端R和S的狀態(tài)如何，門C和門D的輸出均為1，所以觸發(fā)器的輸出保持原來的狀態(tài)不變。工作原理：當(dāng)1時，觸發(fā)器的工作原理同基本觸發(fā)器。SRCP圖形符號例已知輸入信號R、S和時鐘脈沖的波形如圖所示，試畫出Q和Q的波形。設(shè)觸發(fā)器的初態(tài)為1，解CPSRSRCP主從RS觸發(fā)器的圖形符號SRCP邊沿觸發(fā)的RS觸發(fā)器的圖形符號7.4.2觸發(fā)器JKCP下降沿觸發(fā)JKCP上升沿觸發(fā)JKCP（1）和分別是直接置位端和直接復(fù)位端，低電平有效。（2）J，K端是觸發(fā)器的信號輸入端。它們不受約束，可同時為1或?yàn)?。（3）端是時鐘脈沖輸入端，對下降沿觸發(fā)的觸發(fā)器，只有當(dāng)信號從“1”跳變到“0”時，輸出狀態(tài)才發(fā)生變化。JK觸發(fā)器的特性方程為翻轉(zhuǎn)Qn1111送110111送001011保持Qn0011保持Qn011不允許不定00置1101置0010說明Qn+1KJCP下降沿觸發(fā)的觸發(fā)器的狀態(tài)表J1K1CPJ2K2多輸入端的JK觸發(fā)器多個J是與邏輯關(guān)系，多個K也是與邏輯關(guān)系，即例圖示是一下降沿觸發(fā)的主從觸發(fā)器的輸入電壓波形，試畫出輸出Q和Q的電壓波形。設(shè)觸發(fā)器的初態(tài)為0。QCPJK1234例圖示電路，已知的電壓波形，試畫出Q端的輸出波形。設(shè)Q的初態(tài)為0。1234JK“1”Q7.4.3D觸發(fā)器DCP下降沿觸發(fā)DCP上升沿觸發(fā)（1）和分別是直接置位端和直接復(fù)位端，低電平有效。（2）D是觸發(fā)器的信號輸入端。（3）端是時鐘脈沖輸入端。上升沿觸發(fā)的D觸發(fā)器的狀態(tài)表送11111送00011保持Qn011不允許00置1101置0010說明Qn+1DCPD觸發(fā)器的特性方程為例圖示電路中，兩觸發(fā)器的初始狀態(tài)均為0，已知和A的波形，試畫出Q1和Q2的波形。CP1234AQ1Q2解D觸發(fā)器是上升沿有效，而觸發(fā)器是下降沿有效。JCPK1DC7.4.4觸發(fā)器邏輯功能的轉(zhuǎn)換觸發(fā)器轉(zhuǎn)換成D觸發(fā)器DCPKC&&&1J將D觸發(fā)器轉(zhuǎn)換為觸發(fā)器JKTCP觸發(fā)器組成的T觸發(fā)器T觸發(fā)器就是當(dāng)輸入1時，到來后，觸發(fā)器翻轉(zhuǎn)；而當(dāng)0時，觸發(fā)器的狀態(tài)維持不變。T’觸發(fā)器T’觸發(fā)器的功能是每來一次脈沖，觸發(fā)器的狀態(tài)就翻轉(zhuǎn)一次，故也叫做翻轉(zhuǎn)觸發(fā)器，由于可用做計(jì)數(shù)器，也稱為計(jì)數(shù)觸發(fā)器JK1CPJK觸發(fā)器轉(zhuǎn)換成T’觸發(fā)器DCPD觸發(fā)器轉(zhuǎn)換成T’觸發(fā)器7.5.1時序邏輯電路的分析7.5時序邏輯電路同步時序電路：各觸發(fā)器的時鐘脈沖相同，故各觸發(fā)器的翻轉(zhuǎn)都與這個時鐘脈沖同步。異步時序電路：沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘脈沖是某觸發(fā)器的輸出，所以異步時序電路的速度較低。時序邏輯電路時序邏輯電路的一般分析步驟：（1）根據(jù)各觸發(fā)器驅(qū)動端的連接，寫出驅(qū)動方程，必要時寫出時鐘信號的邏輯表達(dá)式；（2）根據(jù)所用觸發(fā)器的特性方程，求出各觸發(fā)器輸出端的狀態(tài)方程，也稱為次態(tài)方程；（3）由狀態(tài)方程確定各觸發(fā)器狀態(tài)的變化情況，這可以通過列出時序電路的狀態(tài)表，畫出狀態(tài)圖或時序圖來實(shí)現(xiàn)；（4）說明時序電路的邏輯功能。例分析圖示時序邏輯電路的功能。解3個觸發(fā)器共用一個，是同步時序邏輯電路。（1）寫出驅(qū)動方程（2）根據(jù)所用觸發(fā)器的特性方程，求出各觸發(fā)器輸出端的狀態(tài)方程（3）由狀態(tài)方程確定各觸發(fā)器狀態(tài)的變化情況①狀態(tài)轉(zhuǎn)換表由電路的初始狀態(tài)開始，每來一個時鐘脈沖，由狀態(tài)方程計(jì)算出次態(tài)，將其列成表格。時鐘脈沖的順序電路狀態(tài)Q2Q1Q00000100120103100400100111110210001111110210001011010011111001011010101100001011110001010010100100000次態(tài)初態(tài)101011Q2Q1Q0111000001010110100②狀態(tài)轉(zhuǎn)換圖法CP123456Q0Q1Q2③時序圖設(shè)初態(tài)為（4）說明時序電路的邏輯功能電路進(jìn)行循環(huán)后，同一個時間只有一個觸發(fā)器的輸出為1，其脈沖寬度為一個周期。這種電路稱為脈沖分配器或稱為節(jié)拍脈沖發(fā)生器。J0K0Q0J1K1Q1J2K2Q2CPF0F1F2例分析圖示時序邏輯電路的邏輯功能。解電路是一個異步時序邏輯電路。觸發(fā)器F0和F2的時鐘脈沖為，而F1的時鐘脈沖為F0的輸出Q0。寫出驅(qū)動方程將驅(qū)動方程代入觸發(fā)器的特性方程得狀態(tài)方程（CP下降沿觸發(fā)）（Q0下降沿觸發(fā)）（CP下降沿觸發(fā)）畫出狀態(tài)圖CP123456Q0Q1Q2電路的時序圖電路是一個異步五進(jìn)制加法計(jì)數(shù)器7.5.2計(jì)數(shù)器計(jì)數(shù)器的基本功能是累計(jì)輸入脈沖的個數(shù)，可用于分頻、定時、產(chǎn)生序列脈沖等等。同步計(jì)數(shù)器寫出驅(qū)動方程將各觸發(fā)器的驅(qū)動方程分別代入特性方程中，得出狀態(tài)方程電路的進(jìn)位輸出方程為：000000010010001101000101011101101001100011111110Q3Q2Q1Q01011101011011100電路的狀態(tài)轉(zhuǎn)換圖十進(jìn)制加法計(jì)數(shù)器，能自啟動D0Q0D1Q1D2Q2D3Q3CP例分析圖示環(huán)形計(jì)數(shù)器電路，畫出狀態(tài)轉(zhuǎn)換圖。解：電路的狀態(tài)方程為0101Q3Q2Q1Q0101000010010100001000011011010011100101111010111111000001111電路的狀態(tài)圖電路不能自啟動D0Q0D1Q1D2Q2D3Q3CP扭環(huán)計(jì)數(shù)器不能自啟動能自啟動的扭形計(jì)數(shù)器異步計(jì)數(shù)器例分析圖示電路。解電路是一個異步計(jì)數(shù)器。狀態(tài)方程：（CP下降沿觸發(fā)）（Q0下降沿觸發(fā)）（Q1下降沿觸發(fā)）（Q0下降沿觸發(fā)）Q3Q2Q1Q01110111100101000101001010111101110011100011011010000000100110100電路的狀態(tài)圖能自啟動的異步十進(jìn)制加法計(jì)數(shù)器常用集成計(jì)數(shù)器計(jì)數(shù)1111保持011保持011ABCDABCD0100000QAQBQCQDABCDCPETEP74LS161的功能表74161是4位二進(jìn)制同步加法計(jì)數(shù)器減計(jì)數(shù)110加計(jì)數(shù)010預(yù)置0保持11工作狀態(tài)CPI74191的功能表同步十六進(jìn)制加/減法計(jì)數(shù)器二—五—十進(jìn)制計(jì)數(shù)器7429074290的內(nèi)部有兩個獨(dú)立的計(jì)數(shù)器，一個是模2計(jì)數(shù)器，以C0為時鐘輸入端，Q0為輸出端；另一個是模5計(jì)數(shù)器，以C1為時鐘輸入端，Q3Q2Q1為輸出端。若將74290的Q0端與C1端相接，從C0端輸入時鐘脈沖，則組成異步模10計(jì)數(shù)器輸入輸出R0(1)R0(2)S9(1)S9(2)Q3Q2Q1Q0110000011000000111001011100100計(jì)數(shù)00000074290的功能表例用74161構(gòu)成六進(jìn)制加法計(jì)數(shù)器。解74161在計(jì)數(shù)過程中有0000~1111共16個狀態(tài)，而六進(jìn)制計(jì)數(shù)只需要6個狀態(tài)，故只需選擇其中6個狀態(tài)，設(shè)法跳過其它的狀態(tài)即可。①反饋清零法在適當(dāng)?shù)臅r候