數(shù)字邏輯模擬試題

..數(shù)字邏輯模擬試題一．單項選擇題1．表示任意兩位無符號十進制數(shù)至少需要〔〕二進制數(shù)。A．6B．7C．8D．92．余3碼10001000對應(yīng)的2421碼為〔〕。A．01010101B.10000101C.10111011D.111010113．以下四個數(shù)中與十進制數(shù)〔72〕10相等的是()A．〔01101000〕2B.〔01001000〕2C.〔01110010〕2D.〔01001010〕24．某集成電路芯片，查手冊知其最大輸出低電平UOLmax=0.5V，最大輸入低電平UILmax=0.8V，最小輸出高電平UOHmin=2.7V，最小輸入高電平UIHmin=2.0V，那么其高電平噪聲容限UNH=()A．0.3V B.0.6V5．標(biāo)準(zhǔn)或-與式是由〔〕構(gòu)成的邏輯表達(dá)式。A．與項相或B.最小項相或C.最大項相與D.或項相與6.根據(jù)反演規(guī)那么，的反函數(shù)為〔〕。A.B.C.D.7、對于TTL或非門多余輸入端的處理，不可以〔〕。A、接電源B、通過0.5kΩ電阻接地C、接地D、與有用輸入端并聯(lián)8．以下四種類型的邏輯門中，可以用〔〕實現(xiàn)三種根本邏輯運算。A.與門B.或門C.非門D.與非門9．將D觸發(fā)器改造成T觸發(fā)器，圖1所示電路中的虛線框應(yīng)是〔〕。A.或非門B.與非門C.異或門D.同或門10．以下電路中可以實現(xiàn)線與功能的有〔〕。A.與非門B.三態(tài)輸出門C.傳輸門D.漏極開路門11．要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)為〔〕。A．JK=00B.JK=01C.JK=10D.JK=1112．設(shè)計一個四位二進制碼的奇偶校驗器，需要〔〕個異或門。A．2B.3C.4D.513．相鄰兩組編碼只有一位不同的編碼是()A．2421BCD碼B.8421BCD碼C.余3碼D.循環(huán)碼14．以下電路中，不屬于時序邏輯電路的是()A．計數(shù)器B.全加器C.存放器D.RAM15．一個4位移位存放器，現(xiàn)態(tài)為0111，經(jīng)右移1位后其次態(tài)為()A．0011或1011B.1101或1110C.1011或1110D.0011或111116．為了將正弦信號轉(zhuǎn)換成與之頻率一樣的脈沖信號，可采用()A．多諧振蕩器B.移位存放器C.單穩(wěn)態(tài)觸發(fā)器D.施密特觸發(fā)器17．一個6位地址碼、8位輸出的ROM，其存儲矩陣的容量為()bit.A．64×18．某8位DAC，當(dāng)輸入全為1時，輸出電壓為5.10V，當(dāng)輸入D=〔10000000〕2時，輸出電壓為()A．5.10VB.2.56VC.1.28VD.都不是19．PROM是一種__________可編程邏輯器件。()A．與陣列可編程、或陣列固定的B.與陣列固定、或陣列可編程的C.與、或陣列固定的D.與、或陣列都可編程的20、ROM不能用于_________。A.函數(shù)運算表B.存入程序C.存入采集的動態(tài)數(shù)據(jù)D.字符發(fā)生器二．多項選擇題1．邏輯函數(shù)F=A⊕B和G=A⊙B滿足關(guān)系〔〕。A.B.C.D.2．函數(shù)那么F和G相"與〞的結(jié)果是〔〕。A．B．1C．D．3．設(shè)兩輸入或非門的輸入為x和y，輸出為z，當(dāng)z為低電平時，有〔〕。A．x和y同為高電平；B．x為高電平，y為低電平；C．x為低電平，y為高電平；D．x和y同為低電平.4．組合邏輯電路的輸出與輸入的關(guān)系可用〔〕描述。A．真值表B.流程表C．邏輯表達(dá)式D.狀態(tài)圖5.TTL電路在正邏輯系統(tǒng)中，以下輸入中〔〕相當(dāng)于接1。A．懸空B.通過3kΩ電阻接電源C．通過3kΩ電阻接地D.通過510Ω電阻接地三．填空題1．?dāng)?shù)字邏輯電路可分為組合和__________兩大類。2．用與、或、非等運算表示函數(shù)中各個變量之間邏輯關(guān)系的代數(shù)式叫__________。3．四變量邏輯函數(shù)的標(biāo)準(zhǔn)與或式為F(a,b,c,d)=∑m(0,2,3,4,6,8,9,11,13)，其標(biāo)準(zhǔn)或與式為__________，它的反函數(shù)的標(biāo)準(zhǔn)與或式為________________。4．三態(tài)邏輯門輸出有三種狀態(tài)：0態(tài)、1態(tài)和__________。5．在組合邏輯電路中，當(dāng)輸入信號改變狀態(tài)時，輸出端可能出現(xiàn)的虛假過渡干擾脈沖的現(xiàn)象稱為__________。6．根據(jù)需要選擇一路信號送到公共數(shù)據(jù)線上的電路叫__________。7、16個觸發(fā)器構(gòu)成計數(shù)器，該計數(shù)器可能的最大計數(shù)模值是__________。8．觸發(fā)器按功能分可分為RS、D、JK、T和__________。9．某計數(shù)器的輸出波形如圖1所示，該計數(shù)器是__________進制計數(shù)器。10．Moore型時序邏輯電路的輸出僅僅取決于__________，而不受電路當(dāng)時的輸入信號影響或沒有輸入變量。11．對于一個頻率有限的模擬信號，設(shè)其最高頻率分量的頻率為fmax，在取樣后為了無失真地恢復(fù)原始輸入信號頻譜，取樣時必須滿足取樣頻率：fs≥__________。12．為了構(gòu)成8K×16bit的RAM，需要_____片1K×8bit的RAM，地址線的高_(dá)____位作為地址譯碼的輸入，地址譯碼使用的是___線－___線譯碼器。13．在A/D轉(zhuǎn)換中，最小量化單位為Δ，如果使用四舍五入法，最大量化誤差為___，如果使用只舍不入法，最大量化誤差為___。14、10位A/D轉(zhuǎn)換器中，輸出為258H時，對應(yīng)的輸入電壓為1.2V，那么當(dāng)輸入的電壓為1.8V時，輸出的數(shù)字量是__________H。15．74LS138是3線-8線譯碼器，譯碼輸出為低電平有效，假設(shè)輸入A2A1A0=100時，輸出=__________。16．8線—3線優(yōu)先編碼器74LS148的優(yōu)先權(quán)順序是I7，I6，??I1，I0，輸入低電平有效，輸出Y2Y1Y0為二進制反碼輸出。當(dāng)I7I6I5I4I3I2I1I0為11010101時，輸出Y2Y1Y0＝______。..四、分析題1．用圖形法將以下邏輯函數(shù)化成最簡"與或〞式。F(A,B,C,D)=∑m(0，2，4，5，6，7，12)+∑d(8，10)2．分析圖中所示電路的邏輯功能。列出真值表，寫出電路輸出函數(shù)S的邏輯表達(dá)式。3、分析圖中所示的組合邏輯電路，要求：〔1〕寫出輸出Y1、Y2的表達(dá)式?！?〕列出真值表〔3〕說明電路邏輯功能..4．根據(jù)圖中所示4選1數(shù)據(jù)選擇器實現(xiàn)的組合電路，寫出輸出E表達(dá)式并化成最簡"與或〞表達(dá)式。5、時序電路如下圖，寫出各觸發(fā)器的驅(qū)動方程、該電路的狀態(tài)方程，并畫出狀態(tài)轉(zhuǎn)換圖，說明電路功能〔設(shè)各觸發(fā)器的初態(tài)均為0〕。..6、電路如下圖，CP端輸入脈沖的頻率為10kHz，試分析當(dāng)輸入控制信號A，B，C，D，E，F(xiàn)，G，H，I分別為低電平時，Y端輸出的脈沖頻率各為多少？并說明電路的邏輯功能。111I1I2I3I4I5I6I7I8I9Y0Y1Y2Y3CRLDD0D1D2D3Q0Q1Q2Q3CPTEPE1CPABCDIEFGHCY74LS14774LS161五、設(shè)計題1．在舉重比賽中，有甲、乙、丙三位裁判，其中甲為主裁判，當(dāng)兩位或兩位以上裁判〔其中必須包括主裁判在〕認(rèn)為運發(fā)動上舉合格，才可發(fā)出合格信號，用最少的與非門設(shè)計滿足上述要求的組合邏輯電路。2、試用PLA設(shè)計一個滿足以下要求的譯碼電路。該電路輸入信號DCBA為4位二進制碼。輸出信號Y1、Y2、Y3在以下幾種情況下有確定的狀態(tài)：①當(dāng)DCBA所對應(yīng)的十進制數(shù)為1~3時，Y1=1，Y2=Y3=0；②當(dāng)DCBA所對應(yīng)的十進制數(shù)為6~8時，Y2=1，Y1=Y3=0；③當(dāng)DCBA所對應(yīng)的十進制數(shù)為11~13時,Y3=1，Y1=Y2=0。..3．用同步四位二進制計數(shù)器74161構(gòu)成初始狀態(tài)為0100的七進制計數(shù)器。畫出狀態(tài)轉(zhuǎn)換圖和連線圖。4．用同步四位二進制計數(shù)器74160構(gòu)成48進制的計數(shù)器。畫出狀態(tài)轉(zhuǎn)換圖和連線圖。5、用八選一數(shù)據(jù)選擇器74HC151設(shè)計一個函數(shù)發(fā)生器電路，S1、S2為控制端，A、B為邏輯變量輸入端，Y為函數(shù)發(fā)生器輸出端，要實現(xiàn)的功能如下圖。6、圖〔a〕是一個序列信號產(chǎn)生電路的框圖，其輸出L與時鐘脈沖CP的波形如圖〔b〕所示。試用邊沿D觸發(fā)器和中規(guī)模組合邏輯器