第三章組合邏輯

第三章組合邏輯第1頁，課件共69頁，創(chuàng)作于2023年2月掌握了解上述各種集成組合邏輯電路的應用和使用方法熟悉上述各種組合邏輯電路工作原理（2）組合邏輯電路的設計方法（3）各種譯碼器、編碼器、全加器、數(shù)值比較器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器的邏輯功能本章教學基本要求（1）組合邏輯電路的分析方法第2頁，課件共69頁，創(chuàng)作于2023年2月概念

指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電路原有的狀態(tài)無關的電路。

數(shù)字電路根據(jù)邏輯功能特點的不同分為組合邏輯電路時序邏輯電路指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關的電路。第3頁，課件共69頁，創(chuàng)作于2023年2月二、組合邏輯電路的特點功能特點：沒有存儲和記憶作用。

組成特點：由門電路構成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。

組合電路可以有一個或多個輸入端,也可以有一個或多個輸出端

組合邏輯電路的一般框圖……表達式形式第4頁，課件共69頁，創(chuàng)作于2023年2月3.1組合邏輯電路的分析分析思路：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關系，從而確定電路的邏輯功能。根據(jù)給定邏輯圖寫出輸出邏輯式，并進行必要的化簡列真值表分析邏輯功能一、組合邏輯電路的基本分析方法第5頁，課件共69頁，創(chuàng)作于2023年2月[例]分析下圖所示邏輯電路的功能。解：(1)寫出輸出邏輯函數(shù)式(3)分析邏輯功能(2)列邏輯函數(shù)真值表通過分析表達式和真值表特點來說明功能。

圖示電路是由五個與非門構成的異或門11011000ZBA輸出輸入1010第6頁，課件共69頁，創(chuàng)作于2023年2月初學者一般從輸入向輸出逐級寫出各個門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個電路的輸出邏輯式。[例]分析下圖電路的邏輯功能。解：(1)寫出輸出邏輯函數(shù)式(２)分析邏輯功能該電路為四個門電路構成的異或門第7頁，課件共69頁，創(chuàng)作于2023年2月設計思路：基本步驟：分析給定邏輯要求，設計出能實現(xiàn)該功能的組合邏輯電路。分析設計要求并列出真值表→求最簡輸出邏輯式→畫邏輯圖。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的含義與邏輯取值(即規(guī)定它們何時取值0，何時取值1)

。然后分析輸出變量和輸入變量間的邏輯關系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應的最簡式。3.2組合邏輯電路的設計第8頁，課件共69頁，創(chuàng)作于2023年2月真值表電路功能描述例：設計一個樓上、樓下開關的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關打開電燈，上樓后，用樓上開關關滅電燈；或者在下樓前，用樓上開關打開電燈，下樓后，用樓下開關關滅電燈。設樓上開關為A，樓下開關為B，燈泡為Y。并設A、B閉合時為1，斷開時為0；燈亮時Y為1，燈滅時Y為0。根據(jù)邏輯要求列出真值表。1窮舉法1第9頁，課件共69頁，創(chuàng)作于2023年2月2邏輯表達式或卡諾圖最簡與或表達式化簡32已為最簡與或表達式4邏輯變換5邏輯電路圖用與非門實現(xiàn)用異或門實現(xiàn)第10頁，課件共69頁，創(chuàng)作于2023年2月真值表電路功能描述例：用與非門設計一個舉重裁判表決電路。設舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達式第11頁，課件共69頁，創(chuàng)作于2023年2月3卡諾圖最簡與或表達式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC56第12頁，課件共69頁，創(chuàng)作于2023年2月例2：課前任務：設計一個三人表決邏輯電路，要求:三人A、B、C各控制一個按鍵，按下為“1”，不按為“0”。多數(shù)（2）按下為通過。通過時L＝1，不通過L＝0。用與非門實現(xiàn)。LABC+5V要設計的邏輯電路第13頁，課件共69頁，創(chuàng)作于2023年2月ABCL00000010010001111000101111011111ABC0000111110111100002、用畫卡諾圖化簡L=AC+BC+AB3、寫出最簡“與或”式1、列真值表BCACAB第14頁，課件共69頁，創(chuàng)作于2023年2月4、用與非門實現(xiàn)邏輯電路L=AB+AC+BC=AB?AC?BC&&&&ABCL&第15頁，課件共69頁，創(chuàng)作于2023年2月只考慮兩個1位二進制數(shù)A和B相加，不考慮低位來的進位數(shù)的相加稱為半加，實現(xiàn)半加的電路稱為半加器

能夠實現(xiàn)加法運算的電路稱為加法器半加器全加器除了兩個１位二進制數(shù)相加以外,還與低位向本位的進位數(shù)相加,稱之為全加,所構成的電路稱為全加器第16頁，課件共69頁，創(chuàng)作于2023年2月輸入：A、B分別表示兩個1位二進制數(shù)對應位的被除數(shù)和加數(shù)，表示低位來的進位數(shù)。

輸出：求得本位的和及向高位的進位數(shù)作為輸出.解：（2）邏輯函數(shù)式[例]試設計１位全加器電路。(1)分析命題，列真值表。輸出輸入0010100110010111000001010011100101110111第17頁，課件共69頁，創(chuàng)作于2023年2月半加器電路能用與非門實現(xiàn)嗎？(3)對邏輯函數(shù)式進行化簡(4)得出1位全加器邏輯圖

原式為最簡經(jīng)變換得到三變量的異或式而的原式可以化簡為但為了整個電路最簡可與公用請同學們練習一下：半加器如何用電路實現(xiàn)？第18頁，課件共69頁，創(chuàng)作于2023年2月本節(jié)小結①組合電路的特點：在任何時刻的輸出只取決于當時的輸入信號，而與電路原來所處的狀態(tài)無關。實現(xiàn)組合電路的基礎是邏輯代數(shù)和門電路。②組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等5種方法來描述，它們在本質(zhì)上是相通的，可以互相轉換。③組合電路的設計步驟：邏輯圖→寫出邏輯表達式→邏輯表達式化簡→列出真值表→邏輯功能描述。④組合電路的設計步驟：列出真值表→寫出邏輯表達式或畫出卡諾圖→邏輯表達式化簡和變換→畫出邏輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)組合函數(shù)，可以取得事半功倍的效果。第19頁，課件共69頁，創(chuàng)作于2023年2月常用集成組合邏輯電路數(shù)據(jù)選擇器七段顯示譯碼器譯碼器加法器編碼器第20頁，課件共69頁，創(chuàng)作于2023年2月編碼：用數(shù)字或某種文字和符號來表示某一對象或信號的過程。數(shù)字電路中，一般用的是二進制編碼。二進制只有0和1兩個數(shù)碼，可以把若干個0和1按一定規(guī)律編排起來組成不同的代碼（二進制數(shù)）來表示某一對象或信號。一位二進制代碼有0和1兩種，可以表示兩個信號。n位二進制代碼有2n種，可以表示2n個信號。這種二進制編碼在電路上容易實現(xiàn)。對N個信號進行編碼時，應按N2n來確定二進制代碼的位數(shù)n3.3編碼器第21頁，課件共69頁，創(chuàng)作于2023年2月

n位二進制代碼有2n個狀態(tài)，可表示2n個信息。二進制編碼器由圖可寫出編碼器的輸出邏輯函數(shù)為由此式可列出真值表為輸出輸入1110111111101110111111101110111110011110110111011110111010111110111001111100100011111110Y0Y1Y2I7I6I5I4I3I2I1I0原碼輸出被編信號低電平有效。8線3線編碼器輸入8個信號Y0=I1·I3·I5·I7Y2=I4·I5·I6·I7Y1=I2·I3·I6·I7輸出3位二進制對N個信號進行編碼時，應按公式2nN來確定需要使用的二進制代碼的位數(shù)n.第22頁，課件共69頁，創(chuàng)作于2023年2月二－十進制編碼器將0~9十個十進制數(shù)轉換為二進制代碼的電路。又稱十進制編碼器。

輸入十進制數(shù)輸出8421BCD碼ABCD0123456789000000010010001101000101011001111000100110個輸入端8421編碼器4個輸出端B=“7”+“6”+“5”+“4”A=“9”+“8”C=“7”+“6”+“3”+“2”D=“9”+“7”+“5”+“3”+“1”第23頁，課件共69頁，創(chuàng)作于2023年2月為何要使用優(yōu)先編碼器？優(yōu)先編碼器

(即PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入允許同時輸入數(shù)個編碼信號，但只對其中優(yōu)先權最高的信號進行編碼輸出的電路。普通編碼器在任何時刻只允許一個輸入端請求編碼，否則輸出發(fā)生混亂。第24頁，課件共69頁，創(chuàng)作于2023年2月54LS148優(yōu)先編碼器1111110000000001111111100000000111111111111111111111111111111111111111000001010011101100110100101010101010101被編碼對象選通控制端代碼輸出端狀態(tài)標志端第25頁，課件共69頁，創(chuàng)作于2023年2月54LS148邏輯圖被編碼的對象,.低電平有效選通控制端,低電平有效,只有當其為0時才可以進行編碼代碼輸出端,為反碼形式輸出標志位54LS148邏輯符號圖第26頁，課件共69頁，創(chuàng)作于2023年2月從組合邏輯電路設計思路進行介紹同理電路圖第27頁，課件共69頁，創(chuàng)作于2023年2月YS=1,1#芯片停止工作，1#芯片輸出Y2Y1Y0=111將兩塊54LS148芯片級聯(lián)起來就可將輸入端擴展為16個，組成16線－4線優(yōu)先編碼器．總輸出的最高位輸出，高電平有效ST=0允許工作IN8—IN15有輸入54LS148111

1

01001011如果IN15—IN8中無低電平，則2#芯片的YS=Y3=0，允許1#芯片工作，將對IN7—IN0中優(yōu)先權高的實行編碼1100101111011以此類推總的輸出標志,時編碼器工作1110第28頁，課件共69頁，創(chuàng)作于2023年2月主要要求：

理解譯碼的概念。

掌握二進制譯碼器54LS138的邏輯功能和使用方法。理解其他常用譯碼器的邏輯功能和使用方法。掌握用二進制譯碼器實現(xiàn)組合邏輯電路的方法。3.4譯碼器第29頁，課件共69頁，創(chuàng)作于2023年2月譯碼的概念與類型

譯碼是編碼的逆過程。

將表示特定意義信息的二進制代碼翻譯出來。多輸入,多輸出的組合邏輯電路

譯碼器二進制譯碼器二-十進制譯碼器

顯示譯碼器譯碼器(即Decoder)

二進制代碼

與輸入代碼對應的特定信息

譯碼器第30頁，課件共69頁，創(chuàng)作于2023年2月一.二進制譯碼器將輸入二進制代碼譯成相應輸出信號的電路。n位

二進制代碼

2n位

譯碼輸出二進制譯碼器譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入0000譯碼輸出低電平有效第31頁，課件共69頁，創(chuàng)作于2023年2月2線-4線譯碼器邏輯圖第32頁，課件共69頁，創(chuàng)作于2023年2月允許譯碼器工作禁止譯碼

Y7~Y0由輸入二進制碼A2、A1、A0的取值決定。輸出邏輯函數(shù)式Y0=A2A1A0Y1=A2A1A0Y2=A2A1A0Y3=A2A1A0Y4=A2A1A0Y5=A2A1A0Y6=A2A1A0Y7=A2A1A011111111000000000111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111×××1111111111××××0Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STBSTCSTA輸出輸入54LS138

真值表

×11111111111111111111000000000111111110000000001111111111101111110111101111110111101111001111101111101111101101011111101100111111100003線-8線二進制譯碼器真值表

(一)譯碼器工作原理邏輯圖第33頁，課件共69頁，創(chuàng)作于2023年2月(二)

二進制譯碼器的應用1、用于譯碼器的功能擴展例：用兩片54LS138的8位輸出通過級聯(lián)實現(xiàn)4線-16線譯碼的輸出00不工作正常譯碼1不工作正常譯碼有一個為低電平有一個與代碼對應的輸出端為低電平地址碼的最高位第34頁，課件共69頁，創(chuàng)作于2023年2月2、用作數(shù)據(jù)分配器在數(shù)據(jù)傳輸系統(tǒng)中，經(jīng)常需要將總線中的數(shù)據(jù)傳輸?shù)蕉鄠€支路中的一路上去，傳往支路中哪些一路，就需要用唯一地址譯碼器來選擇。在這種裝置中，譯碼器起著數(shù)據(jù)分配的作用，這種裝置叫數(shù)據(jù)分配器與地址代碼對應的最小項如果令而將輸入數(shù)據(jù)D從端輸入，則在地址碼確定后、、均為1，那么，由地址確定的輸出，即總線上的數(shù)據(jù)D以反碼形式從端送出，欲得到原碼輸出只需在數(shù)據(jù)D與端之間加反相器即可譯碼器數(shù)據(jù)分配功能示意圖第35頁，課件共69頁，創(chuàng)作于2023年2月3、用作構成組合邏輯函數(shù)利用一些附加的門電路將最小項（n位地址輸入的二進制譯碼器有2n個代碼輸入，包含n變量函數(shù)的全部最小項）恰當?shù)亟M合起來,即可產(chǎn)生任何n變量的組合邏輯函數(shù)即二進制譯碼器可充當組合邏輯函數(shù)發(fā)生器。[例]用3線-8線序列碼器74LS138實現(xiàn)下列多輸出組合邏輯函數(shù).輸出的邏輯函數(shù)式為第36頁，課件共69頁，創(chuàng)作于2023年2月只要令74LS138的地址輸入端A2=A、A1=B、A0=C，則它的各輸出端就是各輸入變量最小項的反函數(shù)形式。即Y0—Y7分別對應為m0—m7.解：根據(jù)給定函數(shù)變換為最小項之和的形式運用還原律和摩根定理將函數(shù)變換為在74LS138之后再加四個與非門就可以實現(xiàn)這些函數(shù)。第37頁，課件共69頁，創(chuàng)作于2023年2月在用高電平輸出有效的譯碼器實現(xiàn)組合函數(shù)時,譯碼器輸出為各地址輸入變量最小項的原函數(shù).只要將下面的電路中的與非門換成或門就可以了第38頁，課件共69頁，創(chuàng)作于2023年2月這種譯碼器是4線-10線譯碼器,它的功能是將8421BCD碼譯成10個有效電平(高電平或低電平)的輸出信號,所以稱其為二-十進制譯碼器,屬于代碼變換譯碼器.二、二－十進制譯碼器10個譯碼輸出端.當偽碼輸入時,十個輸出端均為非有效電平.如輸出低電平有效,當偽碼輸入時,輸出增為高電平,處于無效狀態(tài).4位地址輸入端輸入代碼“0-9”時有對應的輸出,輸入代碼“10-15”為偽碼,沒有與之對應的輸出第39頁，課件共69頁，創(chuàng)作于2023年2月三、顯示譯碼器

將輸入的BCD碼譯成相應輸出信號，以驅動顯示器顯示出相應數(shù)字的電路。數(shù)字顯示電路組成方框圖第40頁，課件共69頁，創(chuàng)作于2023年2月(一)數(shù)碼顯示器簡介為了直觀地顯示十進制數(shù)碼，目前廣泛采用七段字符顯示器，或稱為七段數(shù)碼管。這種字符顯示器是由七段可發(fā)光的線段拼合而成的。利用其不同的組合方式顯示“0-9”的十進制碼。1.七段字符顯示器段組合圖分段布置圖第41頁，課件共69頁，創(chuàng)作于2023年2月數(shù)碼顯示器件按發(fā)光物質(zhì)的不同分類氣體放電顯示器熒光數(shù)字顯示器半導體顯示器液體數(shù)字顯示器輝光數(shù)碼管、等離子體顯示板熒光數(shù)碼管、場致發(fā)光數(shù)字板亦稱為發(fā)光二板管（LED）顯示器液晶顯示器、電泳顯示器半導體數(shù)碼管液晶顯示器第42頁，課件共69頁，創(chuàng)作于2023年2月（1）半導體數(shù)碼管當前用得最廣泛的顯示器之一，它是用發(fā)光二板管（LED）來組成字形顯示數(shù)字、文字和符號的。發(fā)光原理在半導體裁中摻入濃度很高的雜質(zhì)而成的，所用材料有砷化鎵、磷化鎵、磷砷化等。在二極管正向導通時，電子和空穴大量復合，把多余的能量以光的形式釋放出來，便發(fā)出一定波長的可見光，所含磷、砷的比例不同，發(fā)出光的波長（顏色）也不同，有綠，黃，橙及其中間色等。第43頁，課件共69頁，創(chuàng)作于2023年2月半導體數(shù)碼顯示器內(nèi)部接法共陽接法

共陰接法

共陽數(shù)碼管是將各發(fā)光二極管陽極連在一起，接高電平，而陰極分別由譯碼器輸出端來驅動。這種顯示器由輸出低電平有效的譯碼器來驅動。

當譯碼輸出某段碼為低電平時，二極管導通發(fā)光。

當譯碼輸出某段碼為高電平時，相應的發(fā)光二極管就導通發(fā)光，顯示相應的數(shù)碼。共陰數(shù)碼管將各發(fā)光二極管陰極連在一起接低電平，陽極分別由譯碼器輸出端來驅動。這種顯示器可用輸出高電平有效的譯碼器來驅動第44頁，課件共69頁，創(chuàng)作于2023年2月主要優(yōu)點：工作電壓低、體積小、壽命長、響應時間短、可靠性高和亮度也較高等。

主要缺點：工作電流大。共陰極顯示器BS201BS202BS207LCS011-11共陽極顯示器BS204BS206LA5011-11為了將顯示器電流限制在允許范圍內(nèi)，在譯碼器每一個輸出端與顯示器輸入端之間應接入合適的限流電阻，其計算公式為：或電源電壓譯碼器輸出高電平的值LED發(fā)光時額定電壓LED發(fā)光時的額定電流第45頁，課件共69頁，創(chuàng)作于2023年2月即液態(tài)晶體(2)液晶顯示器(LCD)點亮七段液晶數(shù)碼管的方法與半導體數(shù)碼管類似。

主要優(yōu)點：工作電壓低，功耗極小。主要缺點：顯示欠清晰，響應速度慢。

液晶顯示原理：無外加電場作用時，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數(shù)字；當在相應字段的電極上加電壓時，液晶中的導電正離子作定向運動，在運動過程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相應的數(shù)字。當外加電壓斷開后，液晶分子又將恢復到整齊排列狀態(tài)，字形隨之消失。第46頁，課件共69頁，創(chuàng)作于2023年2月(1)共陰LED數(shù)碼管顯示譯碼器(2)共陽LED數(shù)碼管顯示譯碼器(3)液晶七段數(shù)碼顯示譯碼器

2.

BCD-七段顯示譯碼器第47頁，課件共69頁，創(chuàng)作于2023年2月（1）共陰LED數(shù)碼管顯示譯碼器用異或門驅動液晶顯示器電路圖工作波形圖第48頁，課件共69頁，創(chuàng)作于2023年2月

輸入

輸出顯示RBIENRBOXxx0xxxx△11111118Xx01xxxx△0000000101100001000000000110000011111100X0110001001100001X0110010011011012X0110011011110013X0110100001100114X0110101010110115X0110110010111116X0110111011100007X0111000011111118X0111001011110119X0111010000000000

∫0111111X111xxxx△xxxxxxx*14513功能表第49頁，課件共69頁，創(chuàng)作于2023年2月燈測試輸入端最高優(yōu)先權消隱輸入端次優(yōu)先權數(shù)據(jù)鎖存輸入端滅零輸入端邏輯符號滅零輸出端BCD-七段鎖存/譯碼/驅動器14513第50頁，課件共69頁，創(chuàng)作于2023年2月與數(shù)碼管的連接圖第51頁，課件共69頁，創(chuàng)作于2023年2月有滅零控制功能的8位數(shù)碼顯示系統(tǒng)第52頁，課件共69頁，創(chuàng)作于2023年2月由于滅零輸入端接低電平時滅零,故正常顯示時需接+Vcc共陽極LED數(shù)碼管與譯碼器接線圖(2)共陽LED數(shù)碼管顯示譯碼器第53頁，課件共69頁，創(chuàng)作于2023年2月液晶七段數(shù)碼顯示譯碼器BILEMD3D2D1D0功能(Ya~Yg)1X*X消隱01*0000~1001顯示0~901*1010~1111不顯示00*X鎖存14543BCD-七段碼液晶驅動器功能表顯示方式控制端當M=0時,用于驅動共陰LED數(shù)碼管,這時譯碼輸出Yi為高電平;當M=1時,用于驅動共陽LED數(shù)碼管,Yi輸出為低電平;當用于液晶顯示時,應從M端加30~200方波,則Yi輸出為反相的方波,且M端方波與LCD公共電極相連,因而驅動其段碼顯示.(3)液晶七段數(shù)碼顯示譯碼器第54頁，課件共69頁，創(chuàng)作于2023年2月實現(xiàn)多位加法運算的電路其低位進位輸出端依次連至相鄰高位的進位輸入端，最低位進位輸入端接地。因此，高位數(shù)的相加必須等到低位運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。其進位數(shù)直接由加數(shù)、被加數(shù)和最低位進位數(shù)形成。各位運算并行進行。運算速度快。串行進位加法器超前進位加法器補充例題補充例題3.5加法器第55頁，課件共69頁，創(chuàng)作于2023年2月串行進位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加數(shù)A輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)B輸入低位的進位輸出CO依次加到相鄰高位的進位輸入端CI。相加結果讀數(shù)為

C3S3S2S1S0和數(shù)進位數(shù)串行加法器主要缺點是工作(運算)速度慢跳過補充例題第56頁，課件共69頁，創(chuàng)作于2023年2月超前進位加法器舉例：CT74LS283相加結果讀數(shù)為C3S3S2S1S04位二進制加數(shù)B輸入端4位二進制加數(shù)A輸入端低位片進位輸入端本位和輸出端向高位片的進位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283邏輯符號與串行進位加法器區(qū)別:超前進位加法器運算時間的縮短是以增加電路復雜程度為代價而換取的第57頁，課件共69頁，創(chuàng)作于2023年2月3.6.1數(shù)值比較器

DigitalComparator，又稱數(shù)字比較器。用于比較兩個數(shù)的大小。

(一)

1位數(shù)值比較器輸入輸出ABY(A>B)Y(A<B)Y(A=B)00001010101010011001ABAABABBY(A<B)Y(A=B)Y(A>B)3.6數(shù)值比較器和數(shù)據(jù)選擇器第58頁，課件共69頁，創(chuàng)作于2023年2月

(二)

多位數(shù)值比較器可利用1位數(shù)值比較器構成比較原理：從最高位開始逐步向低位進行比較。例如比較A=A3A2A1A0和B=B3B2B1B0的大?。喝鬉3>B3，則A>B；若A3<B3，則A<B；若A3=B3，則需比較次高位。

若次高位A2>B2，則A>B；若A2<B2，則A<B；若A2=B2，則再去比較更低位。依次類推，直至最低位比較結束。第59頁，課件共69頁，創(chuàng)作于2023年2月3.6.2數(shù)據(jù)選擇器一、功能與電路

數(shù)據(jù)選擇器(Multiplexer,簡稱MUX)又稱“多路開關”或“多路調(diào)制器”,它的功能是在選擇輸入(又稱“地址輸入”)信號的作用下,從多個數(shù)據(jù)輸入通道中選擇某一通道的數(shù)據(jù)(數(shù)字信息)傳輸至輸出端.地址輸入A1A0使能控制輸出YXX00011011100000D0D1D2D34選1數(shù)據(jù)選擇器圖4選1數(shù)據(jù)選擇器真值表

Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3表達式：第60頁，課件共69頁，創(chuàng)作于2023年2月二、應用舉例1、數(shù)據(jù)傳輸（1）將多位數(shù)據(jù)并行輸入轉化為串行輸出16位并行輸入數(shù)據(jù)D0—D15。當選擇輸入A3A2A1A0的二進制數(shù)碼依次由0000遞增至1111，16個通道的并行數(shù)據(jù)便依次傳送到輸出端，轉換成了串行數(shù)據(jù)。并行數(shù)據(jù)D0-D15

的值通過開關各自預先置0或置1，則此時多路開關在選擇輸入