基于verilog語言簡易電子琴設(shè)計-數(shù)字電子技術(shù)課程設(shè)計報告

數(shù)字電子技術(shù)課程設(shè)計報告基于verilogHDL語言的簡易電子琴設(shè)計學(xué)院：__信息與控制工程學(xué)院________專業(yè)班級：___電氣11級四班______________姓名：___商玉璽________________________學(xué)號：___11053421_____________________指導(dǎo)教師：___________________________________

一、實驗?zāi)康?、學(xué)習(xí)verilogHDL語言的基本運用，能夠利用其進(jìn)行簡單編程；2、學(xué)習(xí)使用QuartusⅡ7.0的基本操作，能夠利用其進(jìn)行簡單的設(shè)計；3、結(jié)合實踐加深對理論知識的理解。二、設(shè)計題目用verilogHDl語言設(shè)計簡易電子琴。三、題目要求（1）單獨從左至右按下S1-S7每個按鍵后能夠各自對應(yīng)發(fā)出“哆來咪發(fā)唆啦西”的音樂聲；（2）按下最右邊按鍵（S8），同時再配合按下S1-S7鍵后，發(fā)高八度的對應(yīng)音；（3）按鍵需要進(jìn)行“消抖”處理；（4）外部輸入脈沖信號頻率為1mhz；（5）擴(kuò)展要求：自主設(shè)計（增加低8度功能，自動播放一段音樂)。四、設(shè)計原理（1）喇叭的振動頻率不同，導(dǎo)致產(chǎn)生不同的聲音；振動頻率越低，聲音越低沉，振動頻率越高，聲音越尖銳。題目中音樂基本音的“哆”對應(yīng)頻率為523Hz、“來”對應(yīng)頻率為587Hz、“咪”對應(yīng)頻率為659Hz、“發(fā)”對應(yīng)頻率為698Hz、“唆”對應(yīng)頻率為784Hz、“啦”對應(yīng)頻率為880Hz、“西”對應(yīng)頻率為998Hz。低8度音：基本音頻率/2，例如低音1的頻率為523/2=261.5Hz。高8度音：基本音頻率×2，例如高音1的頻率為523×2=1046Hz.。不同的頻率產(chǎn)生利用給定的時鐘脈沖來進(jìn)行分頻實現(xiàn)。（2）消抖的原理：按鍵默認(rèn)輸入邏輯‘1’，當(dāng)有按鍵按下時對應(yīng)的輸入為邏輯‘0’（但會存在抖動），當(dāng)FPGA開始檢測到該引腳從‘1’變?yōu)椤?’后開始定時（按鍵抖動時間大約10ms），定時時間結(jié)束后若該引腳仍然為‘0’則表示確實發(fā)生按鍵按下，否則視為抖動而不予以理會；按鍵松開過程的消抖處理和按下時原理一樣。（3）原理框圖四、管腳對應(yīng)表信號名稱對應(yīng)FPGA管腳名說明1MHzL2基準(zhǔn)時鐘OUF3音頻輸出S1F8基本功能按鍵S2A14S3F10S4B16S5F12S6B17S7F15S8B18BT1M1擴(kuò)展功能按鍵BT2M2BT3U12BT4U11五、實驗過程1、設(shè)計按鍵防抖模塊（1）設(shè)計程序modulexiaodou(rst,clk_1M,out); inputclk_1M; inputrst; outputout; wirerst; regout; reg[24:0]cnt; reg[2:0]state; parameterstate0=3'b000, state1=3'b001, state2=3'b010, state3=3'b011, state4=3'b100, state5=3'b101; always@(posedgeclk_1M) begin cnt<=24'd0; case(state) state0:if(!rst) begin out=0; state<=state1; end else state<=state0; state1:begin out=0; cnt<=cnt+1; if(cnt==10000) state<=state2; else begin //out=1; state<=state1; end end state2:if(!rst) state<=state3; else state<=state0; state3:if(!rst) begin out=1; cnt<=0; //state<=state3; end else state<=state4; state4:begin cnt<=cnt+1; if(cnt==200000) begin out=1; state<=state5; end else begin out=1; state<=state4; end end state5:if(rst) begin out=0; state<=state0; end else state<=state3; endcase endendmodule（2）原理圖及仿真波形2、按鍵識別模塊設(shè)計（1）程序設(shè)計modulexkey(a,b,c,d,e,f,g,h,l,qout);inputa,b,c,d,e,f,g,h,l;outputqout;reg[8:0]qin;reg[4:0]qout;always@(aorborcordoreorforgorhorl)beginqin[8]=a;qin[7]=b;qin[6]=c;qin[5]=d;qin[4]=e;qin[3]=f;qin[2]=g;qin[1]=h;qin[0]=l;endalways@(qin)begincase(qin)9'b100000000:qout<=5'b00001;9'b010000000:qout<=5'b00010; 9'b001000000:qout<=5'b00011;9'b000100000:qout<=5'b00100;9'b000010000:qout<=5'b00101;9'b000001000:qout<=5'b00110;9'b000000100:qout<=5'b00111;9'b100000010:qout<=5'b01000;9'b010000010:qout<=5'b01001;9'b001000010:qout<=5'b01010;9'b000100010:qout<=5'b01011;9'b000010010:qout<=5'b01100;9'b000001010:qout<=5'b01101;9'b000000110:qout<=5'b01110;9'b100000001:qout<=5'b01111;9'b010000001:qout<=5'b10000;9'b001000001:qout<=5'b10001;9'b000100001:qout<=5'b10010;9'b000010001:qout<=5'b10011;9'b000001001:qout<=5'b10100;9'b000000101:qout<=5'b10101;9'b000000000:qout<=5'b00000;9'b000000010:qout<=5'b00000;9'b000000001:qout<=5'b00000;default:qout<=0;endcaseendendmodule（2）原理圖及仿真波形3、分頻器模塊的設(shè)計（1）程序設(shè)計modulefenpin(in,clk_1M,out);inputin;inputclk_1M;outputout;wire[4:0]in;regout;reg[11:0]count;reg[4:0]state;initialcount<=12'd0; parameterstate0=5'b00000, state1=5'b00001, state2=5'b00010, state3=5'b00011, state4=5'b00100, state5=5'b00101, state6=5'b00110, state7=5'b00111, state8=5'b01000, state9=5'b01001, state10=5'b01010, state11=5'b01011, state12=5'b01100, state13=5'b01101, state14=5'b01110, state15=5'b01111, state16=5'b10000, state17=5'b10001, state18=5'b10010, state19=5'b10011, state20=5'b10100, state21=5'b10101, state22=5'b10110;always@(posedgeclk_1M)begin case(state)state0: begin //if(allin==5'b10110) //state<=state0; if(in==5'b00001) state<=state1; elseif(in==5'b00010) state<=state2; elseif(in==5'b00011) state<=state3; elseif(in==5'b00100) state<=state4; elseif(in==5'b00101) state<=state5; elseif(in==5'b00110) state<=state6; elseif(in==5'b00111) state<=state7; elseif(in==5'b01000) state<=state8; elseif(in==5'b01001) state<=state9; elseif(in==5'b01010) state<=state10; elseif(in==5'b01011) state<=state11; elseif(in==5'b01100) state<=state12; elseif(in==5'b01101) state<=state13; elseif(in==5'b01110) state<=state14; elseif(in==5'b01111) state<=state15; elseif(in==5'b10000) state<=state16; elseif(in==5'b10001) state<=state17; elseif(in==5'b10010) state<=state18; elseif(in==5'b10011) state<=state19; elseif(in==5'b10100) state<=state20; elseif(in==5'b10101) state<=state21; elseif(in==5'b00000) state<=state22; else state<=state0; end state1: begin if(count<=956) begin begin count=count+12'd1; end if(in==5'b00001) state<=state1; else begin out=0; state<=state0; end end else begin begin out=~out; count=0; end if(in==5'b00001) state<=state1; else begin out=0; state<=state0; end end endstate2:beginif(count<=852)beginbegincount=count+12'd1;endif(in==5'b00010)state<=state2;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b00010)state<=state2;elsebeginout=0;state<=state0;endendendstate3:beginif(count<=759)beginbegincount=count+12'd1;endif(in==5'b00011)state<=state3;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b00011)state<=state3;elsebeginout=0;state<=state0;endendendstate4:beginif(count<=716)beginbegincount=count+12'd1;endif(in==5'b00100)state<=state4;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b00100)state<=state4;elsebeginout=0;state<=state0;endendendstate5:beginif(count<=638)beginbegincount=count+12'd1;endif(in==5'b00101)state<=state5;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b00101)state<=state5;elsebeginout=0;state<=state0;endendendstate6:beginif(count<=568)beginbegincount=count+12'd1;endif(in==5'b00110)state<=state6;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b00110)state<=state6;elsebeginout=0;state<=state0;endendendstate7:beginif(count<=501)beginbegincount=count+12'd1;endif(in==5'b00111)state<=state7;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b00111)state<=state7;elsebeginout=0;state<=state0;endendendstate8:beginif(count<=478)beginbegincount=count+12'd1;endif(in==5'b01000)state<=state8;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b01000)state<=state8;elsebeginout=0;state<=state0;endendendstate9:beginif(count<=426)beginbegincount=count+12'd1;endif(in==5'b01001)state<=state9;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b01001)state<=state9;elsebeginout=0;state<=state0;endendendstate10:beginif(count<=380)beginbegincount=count+12'd1;endif(in==5'b01010)state<=state10;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b01010)state<=state10;elsebeginout=0;state<=state0;endendendstate11:beginif(count<=358)beginbegincount=count+12'd1;endif(in==5'b01011)state<=state11;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b01011)state<=state11;elsebeginout=0;state<=state0;endendendstate12:beginif(count<=319)beginbegincount=count+12'd1;endif(in==5'b01100)state<=state12;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b01100)state<=state12;elsebeginout=0;state<=state0;endendendstate13:beginif(count<=284)beginbegincount=count+12'd1;endif(in==5'b01101)state<=state13;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b01101)state<=state13;elsebeginout=0;state<=state0;endendendstate14:beginif(count<=251)beginbegincount=count+12'd1;endif(in==5'b01110)state<=state14;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b01110)state<=state14;elsebeginout=0;state<=state0;endendendstate15:beginif(count<=1912)beginbegincount=count+12'd1;endif(in==5'b01111)state<=state15;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b01111)state<=state15;elsebeginout=0;state<=state0;endendendstate16:beginif(count<=1704)beginbegincount=count+12'd1;endif(in==5'b10000)state<=state16;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b10000)state<=state16;elsebeginout=0;state<=state0;endendendstate17:beginif(count<=1518)beginbegincount=count+12'd1;endif(in==5'b10001)state<=state17;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b10001)state<=state17;elsebeginout=0;state<=state0;endendendstate18:beginif(count<=1432)beginbegincount=count+12'd1;endif(in==5'b10010)state<=state18;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b10010)state<=state18;elsebeginout=0;state<=state0;endendendstate19:beginif(count<=1276)beginbegincount=count+12'd1;endif(in==5'b10011)state<=state19;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b10011)state<=state19;elsebeginout=0;state<=state0;endendendstate20:beginif(count<=1136)beginbegincount=count+12'd1;endif(in==5'b10100)state<=state20;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b10100)state<=state20;elsebeginout=0;state<=state0;endendendstate21:beginif(count<=1002)beginbegincount=count+12'd1;endif(in==5'b10101)state<=state21;elsebeginout=0;state<=state0;endend elsebeginbeginout=~out;count=0;endif(in==5'b10101)state<=state21;elsebeginout=0;state<=state0;endendendstate22:beginout=0;state<=state0;endendcaseendendmodule（2）原理圖及仿真波形4、自動播放模塊（1）程序設(shè)計modulehuanlesong(in,clk_1M,o1,o2,o3,o4,o5,o6,o7,o8,o9);inputin,clk_1M;outputo1,o2,o3,o4,o5,o6,o7,o8,o9;rego1,o2,o3,o4,o5,o6,o7,o8,o9;reg[18:0]q;reg[6:0]n;always@(posedgeclk_1M)if(in==0) begin o1=0;o2=0;o3=0;o4=0;o5=0;o6=0;o7=0;o8=0;o9=0; q=q+1;if(q=='d200000)beginq='b0;n=n+1;end case(n) 'd1:o3=1; 'd2:o3=1; 'd3:o4=1; 'd4:o5=1; 'd5:o5=1; 'd6:o4=1; 'd7:o3=1; 'd8:o2=1; 'd9:o1=1; 'd10:o1=1; 'd11:o2=1; 'd12:o3=1; 'd13:o3=1; 'd14:o2=1; 'd15:o2=1; 'd16:begino1=0;o2=0;o3=0;o4=0;o5=0;o6=0;o7=0;o8=0;o9=0;end 'd17:o3=1; 'd18:o3=1; 'd19:o4=1; 'd20:o5=1; 'd21:o5=1; 'd22:o4=1; 'd23:o3=1; 'd24:o2=1; 'd25:o1=1; 'd26:o1=1; 'd27:o2=1; 'd28:o3=1; 'd29:o2=1; 'd30:o1=1; 'd31:o1=1; 'd32:begino1=0;o2=0;o3=0;o4=0;o5=0;o6=0;o7=0;o8=0;o9=0;end 'd33:o2=1; 'd34:o2=1; 'd35:o3=1; 'd36:o1=1; 'd37:o2=1; 'd38:o3=1; 'd39:o3=1; 'd40:o1=1; 'd41:o2=1; 'd42:o3=1; 'd43:o3=1; 'd44:o2=1; 'd45:o1=1; 'd46:o2=1; 'd47:begino9=1;o5=1;end 'd48:o1=1; 'd49:o3=1; 'd50:o3=1; 'd51:o4=1; 'd52:o5=1; 'd53:o5=1; 'd54:o4=1; 'd55:o3=1; 'd56:o2=1; 'd57:o1=1; 'd58:o1=1; 'd59:o2=1; 'd60:o3=1; 'd61:o2=1; 'd62:o1=1; 'd63:o1=1; 'd64:begino1=0;o2=0;o3=0;o4=0;o5=0;o6=0;o7=0;o8=0;o9=0;end 'd65:n=0; endcase endendmodule（2）原理圖及仿真波形5、二選一模塊設(shè)計（1）程序設(shè)計modulexza(in,k1,k2,clk_1M,out);inputin,k1,k2,clk_1M;outputout;regout;/*initialbegink1=1;k2=1;out=0;end*/always@(posedgeclk_1M)begin if(in==0) out<=k2; else out<=k1;endendmodule（2）原理圖及仿真波形6、電子琴設(shè)計原理圖六、心得體會雖然只有短短五天的課程設(shè)計，但是在解決各種困難的過程中也有所收獲。首先，在課程設(shè)計之前應(yīng)該做好預(yù)習(xí)，最少知道要做什么，怎么做，做到有一個大致的思路，只有知己知彼方能百戰(zhàn)百勝；而后在課程設(shè)計一開始就應(yīng)該積極調(diào)整心態(tài)，端正態(tài)度，認(rèn)真聽老師的講解和要求，積極思考，不能因為在機(jī)房就分心；接著在課程設(shè)計的時候就應(yīng)該集中精力，理清思路，認(rèn)真編寫程序，在編寫的過程中難免遇到許多錯誤，不管是verilogHDl語法的問題還是QuartusⅡ7.0軟件的使用問題，積極詢問老師，達(dá)到站在巨人的肩膀上的效果，同時可以積極和周圍同學(xué)交流一些心得體會，切忌閉門造車，事倍功半。在設(shè)計過程中更應(yīng)該排除雜念，不要抱僥幸心理，要實事求是腳踏實地的一步一步做下去，因為整個工程包含的模塊至少有兩個，哪一個模塊出問題都會導(dǎo)致得不到結(jié)果，所以出現(xiàn)問題，結(jié)果不理想必須要及時解決，不能向后拖，而且在測試的時候盡量接近真實情況，不能因為仿真花費的時間長，就簡單測試這也會為后來的工作埋下隱患，比如我在設(shè)計分頻器的過程中一味求快，在測試的時候只加了讓他輸出中音“哆”的音，結(jié)果是正確的，但是后來在組合電路后結(jié)果無論加什么條件只是輸出“哆”的音，只能再改程序，一步一步從頭開始；另外設(shè)計最好是自己完成，不要照抄照搬別人的，自己的能力的不到提升也是不尊重別人的勞動成果，更是對課程涉及的褻瀆。在別人早早就完成設(shè)計后，我們應(yīng)該尋求技術(shù)上的幫助而不是尋求結(jié)果。設(shè)計過程中要平心靜氣，戒驕戒躁，有時候可能就是沒有思路，要學(xué)調(diào)整自己。課程設(shè)計過程中一次又一次的建工程，建verilog文件，bdf原理圖文件，和vwf仿真波形圖文件，一遍遍地仿真，基本能夠熟練掌握Quartus的基本操作，對verilog語言從認(rèn)識到使用雖然歷經(jīng)坎坷，但是只有這樣才會有深刻的記憶，雖然仍舊有許多問題依舊是自己不了解和不能解決的，但會在以后的學(xué)習(xí)中繼續(xù)努力；本次課程設(shè)計的各個模塊中，分頻模塊和自動譜曲模塊依舊不能讓人滿意，分頻模塊由于在計數(shù)延時分頻過程中夾雜著判斷，所以不能很好的通過所設(shè)的數(shù)字達(dá)到理想的頻率，而自動譜曲模塊本來就是參考的別人的程序，在拿來自己使用的時候依舊不能實現(xiàn)長短音，而且在自己用的時候由于計數(shù)太小以至于不發(fā)不發(fā)的頻率太快，難以分辨。但總體來說，課程設(shè)計還是取得了一定成果。最后謝謝老師的幫助和指導(dǎo)基于C8051F單片機(jī)直流電動機(jī)反饋控制系統(tǒng)的設(shè)計與研究基于單片機(jī)的嵌入式Web服務(wù)器的研究MOTOROLA單片機(jī)MC68HC（8）05PV8/A內(nèi)嵌EEPROM的工藝和制程方法及對良率的影響研究基于模糊控制的電阻釬焊單片機(jī)溫度控制系統(tǒng)的研制基于MCS-51系列單片機(jī)的通用控制模塊的研究基于單片機(jī)實現(xiàn)的供暖系統(tǒng)最佳啟停自校正（STR）調(diào)節(jié)器單片機(jī)控制的二級倒立擺系統(tǒng)的研究基于增強(qiáng)型51系列單片機(jī)的TCP/IP協(xié)議棧的實現(xiàn)基于單片機(jī)的蓄電池自動監(jiān)測系統(tǒng)基于32位嵌入式單片機(jī)系統(tǒng)的圖像采集與處理技術(shù)的研究基于單片機(jī)的作物營養(yǎng)診斷專家系統(tǒng)的研究基于單片機(jī)的交流伺服電機(jī)運動控制系統(tǒng)研究與開發(fā)基于單片機(jī)的泵管內(nèi)壁硬度測試儀的研制基于單片機(jī)的自動找平控制系統(tǒng)研究基于C8051F040單片機(jī)的嵌入式系統(tǒng)開發(fā)基于單片機(jī)的液壓動力系統(tǒng)狀態(tài)監(jiān)測儀開發(fā)模糊Smith智能控制方法的研究及其單片機(jī)實現(xiàn)一種基于單片機(jī)的軸快流CO〈,2〉激光器的手持控制面板的研制基于雙單片機(jī)沖床數(shù)控系統(tǒng)的研究基于CYGNAL單片機(jī)的在線間歇式濁度儀的研制基于單片機(jī)的噴油泵試驗臺控制器的研制基于單片機(jī)的軟起動器的研究和設(shè)計基于單片機(jī)控制的高速快走絲電火花線切割機(jī)床短循環(huán)走絲方式研究基于單片機(jī)的機(jī)電產(chǎn)品控制系統(tǒng)開發(fā)基于PIC單片機(jī)的智能手機(jī)充電器基于單片機(jī)的實時內(nèi)核設(shè)計及其應(yīng)用研究基于單片機(jī)的遠(yuǎn)程抄表系統(tǒng)的設(shè)計與研究基于單片機(jī)的煙氣二氧化硫濃度檢測儀的研制基于微型光譜儀的單片機(jī)系統(tǒng)單片機(jī)系統(tǒng)軟件構(gòu)件開發(fā)的技術(shù)研究基于單片機(jī)的液體點滴速度自動檢測儀的研制基于單片機(jī)系統(tǒng)的多功能溫度測量儀的研制基于PIC單片機(jī)的電能采集終端的設(shè)計和應(yīng)用基于單片機(jī)的光纖光柵解調(diào)儀的研制氣壓式線性摩擦焊機(jī)單片機(jī)控制系統(tǒng)的研制基于單片機(jī)的數(shù)字磁通門傳感器基于單片機(jī)的旋轉(zhuǎn)變壓器-數(shù)字轉(zhuǎn)換器的研究基于單片機(jī)的光纖Bragg光柵解調(diào)系統(tǒng)的研究單片機(jī)控制的便攜式多功能乳腺治療儀的研制基于C8051F020單片機(jī)的多生理信號檢測儀基于單片機(jī)的電機(jī)運動控制系統(tǒng)設(shè)計Pico專用單片機(jī)核的可測性設(shè)計研究基于MCS-51單片機(jī)的熱量計基于雙單片機(jī)的智能遙測微型氣象站MCS-51單片機(jī)構(gòu)建機(jī)器人的實踐研究基于單片機(jī)的輪軌力檢測基于單片機(jī)的GPS定位儀的研究與實現(xiàn)基于單片機(jī)的電液伺服控制系統(tǒng)用于單片機(jī)系統(tǒng)的MMC卡文件系統(tǒng)研制基于單片機(jī)的時控和計數(shù)系統(tǒng)性能優(yōu)化的研究基于單片機(jī)和CPLD的粗光柵位移測量系統(tǒng)研究單片機(jī)控制的后備式方波UPS提升高職學(xué)生單片機(jī)應(yīng)用能力的探究基于單片機(jī)控制的自動低頻減載裝置研究基于單片機(jī)控制的水下焊接電源的研究基于單片機(jī)的多通道數(shù)據(jù)采集系統(tǒng)基于uPSD3234單片機(jī)的氚表面污染測量儀的研制基于單片機(jī)的紅外測油儀的研究96系列單片機(jī)仿真器研究與設(shè)計基于單片機(jī)的單晶金剛石刀具刃磨設(shè)備的數(shù)控改造基于單片機(jī)的溫度智能控制系