淺談cs電路結(jié)構(gòu)中的鎖效應(yīng)

淺談cs電路結(jié)構(gòu)中的鎖效應(yīng)

由于mci電路具有靜態(tài)噪聲效率低、扇出能力強(qiáng)、溫度穩(wěn)定性好、抗噪聲能力強(qiáng)、工作速度快等優(yōu)點(diǎn)，因此給現(xiàn)代ic行業(yè)帶來(lái)了革命。在當(dāng)今CMOS成為VLSI關(guān)鍵工藝的同時(shí),體硅CMOS(指在硅襯底上制作的CMOS)結(jié)構(gòu)中的閂鎖效應(yīng)成為一個(gè)突出的問(wèn)題,不僅對(duì)器件可靠性造成了嚴(yán)重威脅,而且成為進(jìn)一步提高集成度和性能指標(biāo)的主要障礙。隨著器件尺寸的不斷縮小,這個(gè)問(wèn)題更加突出。因此,本文就閂鎖效應(yīng)的產(chǎn)生機(jī)理進(jìn)行了詳細(xì)分析,并介紹了幾種防止閂鎖效應(yīng)的措施。13鎖跟蹤效率的基本原則1.1n高值cd反相器的結(jié)構(gòu)模型閂鎖效應(yīng)就是指CMOS器件所固有的寄生雙極晶體管(又稱寄生可控硅,簡(jiǎn)稱SCR)被觸發(fā)導(dǎo)通,在電源與地之間形成低阻抗大電流通路,導(dǎo)致器件無(wú)法正常工作,甚至燒毀器件的現(xiàn)象。這種寄生雙極晶體管存在CMOS器件內(nèi)的各個(gè)部分,包括輸入端、輸出端、內(nèi)部反相器等。本文以N阱CMOS反相器為例,分析閂鎖效應(yīng)的產(chǎn)生機(jī)理。帶有寄生雙極型晶體管的N阱CMOS結(jié)構(gòu)截面圖如圖1所示。由圖1可以看出,CMOS反相器結(jié)構(gòu)帶有縱向的PNP和橫向的NPN雙極型晶體管。N阱和P襯底分別起兩個(gè)作用,N阱既是縱向PNP管的基區(qū),又是橫向NPN管的集電區(qū);同樣,P襯底既是橫向NPN管的基區(qū),又是縱向PNP管的集電區(qū)。在集電極-基極結(jié)和集電極接觸之間,每個(gè)集電區(qū)都會(huì)產(chǎn)生電壓降,它可以用一個(gè)集電極電阻來(lái)模擬。在圖1中,RS1表示從襯底接觸到橫向NPN管T1的本征基區(qū)的電阻,RS2表示T1的本征基區(qū)到T2集電區(qū)的電阻,RW1表示T2的本征基區(qū)到T1集電區(qū)的電阻,RW2表示從N阱接觸到縱向PNP管T1的本征基區(qū)的電阻。1.2從鎖態(tài)發(fā)生的機(jī)構(gòu)原理,引起鎖提取圖1中寄生雙極晶體管以及寄生電阻,得到如圖2所示的四層正反饋PNPN結(jié)構(gòu)。CMOS反相器在正常工作的情況下,寄生的雙極晶體管處在截至狀態(tài),器件正常工作。對(duì)于圖2的PNPN正反饋環(huán)路結(jié)構(gòu),如果A點(diǎn)有觸發(fā)電流流過(guò)襯底電阻RS1,使得RS1上的壓降UA升高,如果達(dá)到晶體管T1發(fā)射結(jié)正向?qū)▔航?就會(huì)使T1導(dǎo)通。T1管的集電極電流IC1增大,使得阱電阻RW2上的壓降UB下降;UB的下降使得T2的UBE2增大而導(dǎo)通,IC2增大,結(jié)果導(dǎo)致UX繼續(xù)增加,如果環(huán)路增益大于或等于1,這種狀態(tài)將持續(xù)下去,直到兩個(gè)晶體管完全導(dǎo)通,導(dǎo)通后,CMOS反相器處于閂鎖狀態(tài),其導(dǎo)通電流取決于整個(gè)環(huán)路的負(fù)載及電源電壓。要完成這樣的閂鎖觸發(fā),必須具備以下幾個(gè)條件:(1)電路能進(jìn)行開關(guān)轉(zhuǎn)換,其PNPN結(jié)構(gòu)的環(huán)路電流增益要求大于1,即:βΡΝΡ/βΝΡΝ≥1(1)βPNP/βNPN≥1(1)(2)觸發(fā)條件使之一個(gè)晶體管處于正向偏置,并產(chǎn)生足夠大的集電極電流使另一寄生晶體管也處于正向偏置而導(dǎo)通。即:ΙS1RS1≥UBE1；或者ΙW2RW2≥UBE2(2)IS1RS1≥UBE1；或者IW2RW2≥UBE2(2)式中:UBE1—寄生晶體管T1的發(fā)射結(jié)正向?qū)▔航?UBE2—寄生晶體管T2的發(fā)射結(jié)正向?qū)▔航?IS1—流過(guò)襯底電阻;IW2—阱電阻的電流。(3)偏置電源及其有關(guān)的電路必須能夠提供至少等于PNPN結(jié)構(gòu)脫離阻塞態(tài)所需的開關(guān)轉(zhuǎn)換電流和必須能提供至少等于使其達(dá)到閂鎖態(tài)的保持電流。其中條件式(2)、式(3)可以通過(guò)保持電壓Uhold來(lái)定性分析,寄生雙極晶體管的I-U曲線圖如圖3所示。由圖3可以看出,閂鎖態(tài)發(fā)生在Uhold<UDD的情況下。其中Uhold可以通過(guò)對(duì)圖2進(jìn)行分析定性表示為:Uhold=UDD-USS=Uce2+ΙS2RS2+UBE1=Uce2+(ΙS1+Ιb1)RS2+ΙS1RS1≈Uce2+UBE1(1+ΙS1RS2+Ιb1RS2UBE1)=Uce2+UBE1(1+RS2(1+Ιb1/ΙS1RS1)(3)Uhold=UDD?USS=Uce2+IS2RS2+UBE1=Uce2+(IS1+Ib1)RS2+IS1RS1≈Uce2+UBE1(1+IS1RS2+Ib1RS2UBE1)=Uce2+UBE1(1+RS2(1+Ib1/IS1RS1)(3)由于1+Ib1/IS1≈1,式(3)可簡(jiǎn)化為Uhold≈Uce2+UBE1(1+RS2RS1)(4)Uhold≈Uce2+UBE1(1+RS2RS1)(4)由式(4)可知,保持電壓Uhold受到四個(gè)寄生接觸電阻的影響,這對(duì)于閂鎖效應(yīng)的防止具有重要的意義。2環(huán)路電流增益從閂鎖效應(yīng)的產(chǎn)生機(jī)理可知,防止閂鎖就是要防止閂鎖的觸發(fā)條件產(chǎn)生。通過(guò)上一章節(jié)的分析,只要滿足以下兩個(gè)條件,閂鎖效應(yīng)就可以得到防止。(1)PNPN結(jié)構(gòu)的環(huán)路電流增益要求小于1;βΡΝΡ/βΝΡΝ＜1(5)βPNP/βNPN＜1(5)(2)保持電壓Uhold＞UDD(6)由此可以得到,CMOS電路防閂鎖的主要目標(biāo)有兩點(diǎn):一是設(shè)法降低寄生晶體管的電流增益,破壞式(5)所示條件;二是通過(guò)增加襯底電阻RS2或者阱電阻RW1,或者減小RS1或者RW2,以提高造成閂鎖的觸發(fā)電流閾值,使得保持電壓得到增大,從而避免PNPN結(jié)構(gòu)進(jìn)入閂鎖態(tài)。在實(shí)際應(yīng)用中,我們可以從版圖和工藝設(shè)計(jì)兩個(gè)方面采取措施防止閂鎖。2.1考慮地圖設(shè)計(jì)2.1.1立體器中的衍生電阻對(duì)鎖的影響由式(5)所示可知,可以通過(guò)降低電流增益的方法抑制閂鎖。據(jù)此,可以盡可能加大寄生晶體管的基區(qū)寬度,即增加N阱到阱外N+擴(kuò)散區(qū)的距離,這樣可以降低寄生晶體管的電流增益。防止閂鎖效應(yīng)另外一個(gè)較好的辦法是減小RS1或者RW2這兩個(gè)寄生電阻。因?yàn)檫@兩個(gè)電阻如果為零,則PNPN結(jié)構(gòu)永遠(yuǎn)不會(huì)導(dǎo)通。由圖1可知,RS1和RW2這兩個(gè)寄生電阻的大小主要取決于寄生晶體管基極與發(fā)射極的P+區(qū)與N+區(qū)的距離。對(duì)于簡(jiǎn)單的反相器來(lái)說(shuō),寄生晶體管基極與發(fā)射極的P+區(qū)與N+區(qū)的距離越近,其寄生電阻越小,抑制閂鎖觸發(fā)的特性越好。在版圖設(shè)計(jì)中,可以考慮增加寄生晶體管基極與發(fā)射極的P+區(qū)與N+區(qū)形成的襯底接觸與阱接觸的數(shù)目。一種能有效抑制閂鎖效應(yīng)的版圖單元如圖4所示。2.1.2小接電源及接低電阻保護(hù)如圖5所示,可以將N阱中的PMOS晶體管周圍加上接電源的N+環(huán),在NMOS晶體管周圍加上接低電位的P+環(huán),再將這些擴(kuò)散環(huán)用金屬短接,以減小接電源和接低電位的電阻。這樣可以使得多數(shù)載流子在襯底或阱中形成的電阻電壓降在注入寄生晶體管基區(qū)之前被保護(hù)環(huán)收集,不但可以減小寄生電阻RS1和RW2阻值,還可以降低PNP管的電流增益,能夠有效的防止閂鎖。由于增加保護(hù)環(huán)會(huì)占用較大的芯片面積,因此,此方法只用于外圍和壓點(diǎn)相關(guān)的電路及電路內(nèi)部器件尺寸很大的MOS管。上述幾種版圖設(shè)計(jì)考慮,可以有效地抑制閂鎖效應(yīng),但前提都是以增大版圖面積和版圖設(shè)計(jì)的復(fù)雜度為代價(jià)。2.2從“雙極晶體”到“深槽隔離”的注入技術(shù)抑制發(fā)生閂鎖的工藝可以分為兩類,一類是通過(guò)減少載流子向基區(qū)的注入,或者減少其向基區(qū)的注入,以達(dá)到破壞式(5)所示的條件。另一類是利用工藝和版圖設(shè)計(jì)相結(jié)合使寄生雙極晶體管去耦,使得任意時(shí)候最多只有一個(gè)晶體管導(dǎo)通。減少載流子向基區(qū)的注入可以通過(guò)以下幾種方案實(shí)現(xiàn):(1)通過(guò)向硅中摻入金,中子輻照或者內(nèi)部吸收雜質(zhì)的方式縮短基區(qū)載流子的壽命;(2)在基區(qū)內(nèi)建立減速場(chǎng)來(lái)阻礙少數(shù)載流子向基區(qū)的注入;(3)使用肖特基勢(shì)壘做源漏極。目前,寄生雙極晶體管去耦的工藝方案有以下幾種。(1)通過(guò)外延CMOS(EPI),通過(guò)P阱工藝將整個(gè)電路制作一個(gè)由高摻雜P硅外延生成的低摻雜P襯底硅上,這樣做大大減小了RS1的阻值,提高了抑制閂鎖的水平。如圖6所示。(2)深槽隔離技術(shù),通過(guò)在NMOS管和PMOS管之間采用深槽來(lái)實(shí)現(xiàn)對(duì)載流子的隔離。以此降低了寄生晶體管的電流增益,容易知道,槽的深度越深,其抑制閂鎖的能力越強(qiáng)。通過(guò)上述討論可以得出一個(gè)結(jié)論,避