千兆以太網(wǎng)芯片88E1111RGMII模式的驅(qū)動

??千兆以太網(wǎng)芯片88EH11RGMII模式的驅(qū)動88E1111可工作在10Mb/s,100Mb/s,1000Mb/s下，由于DE2-115開發(fā)板在設計的時候只采用了4位數(shù)據(jù)端口，因此只能采用MII模式（100Mb/s）,或者RGMII模式（1000Mb/s）,看了官方的DATASHEET后，幾乎得到什么，于是就想到了一個辦法，就是將官方所給的關(guān)于RGMII的例程下到開發(fā)板上，然后將88E1111的配置寄存器里面的數(shù)據(jù)用NIOSII讀出來，這樣就獲得了正確的配置數(shù)據(jù)，然后就將配置數(shù)據(jù)用NIOSII配置給芯片，然后就遇到了很奇怪的事情：當我把配置的那幾行代碼都注釋掉以后居然88E1111還可以繼續(xù)正常運行，后來發(fā)現(xiàn)，只要給芯片的硬復位引腳Reset_n一個較長的復位即可，大概10~20ms就可以了。具體如何將芯片通過CONFIG引腳配置成RGMII模式，可以參考DE2-115的原理圖。下面就談談如何利用時鐘的上升和下降沿收發(fā)數(shù)據(jù)。以下兩個圖是連接圖和時序圖。GTX_CLK(TXC)attransmitterTXD[fi:5][3:0]TXD[7：4]p：0]TX_EN{TX_CTL)GTX_CLK{TX@atreceiverRX_CLK{RXC)attransmitterRXD[B:5J[3:0]RXD[7:4][3:0]RX_DV(RX_CTL)RX_CLK{RXCJ3treceiver先談輸出端Tx：Tx端有三個信號，Txd_RGM,Tx_ctrl,Tx_clk,其中Tx_clk是由FPGA提供的125MHz的時鐘，Tx_RGM是發(fā)送的數(shù)據(jù)，Tx_ctrl在Tx_clk時鐘上升沿發(fā)送的是Tx_en，在下降沿發(fā)送的是Tx_en和Tx_er的異或值。Rx端也有三個信號：Rxd_RGM，Rx_ctrl，Rx_clk，其中Rx_clk是由88EHH提供的125MHz的時鐘，Rx_RGM表示接收到的數(shù)據(jù)，Rx_ctrl在Rx_clk的上升沿收到的是Rx_en，在下降沿收到的是Rx_en和Rx_er的異或值。由于一個always模塊中不能同時使用時鐘的上升和下降沿，可以調(diào)用DDIO模塊，當然，也可以不用，下圖就是不采用DDIO的一個示意圖，這個是用來設計皿SDRAM的，可以借鑒modulergmii_io(inputTx_clk,inputRx_clk,outputTx_clk_RGM,input[7:0]Txd,output[3:0]Txd_RGM,inputTx_en,inputTx_er,outputTx_ctrl,input[3:0]Rxd_RGM,outputreg[7:0]Rxd,inputRx_ctrl,outputregRx_dv,outputregRx_er)；assignTx_clk_RGM=~Tx_clk;//******************************************************************************//Txcontrol//******************************************************************************wireTx_err;reg[3:0]Txd_low,Txd_high;regTx_en_d1,Tx_err_d1;assignTx_err=Tx_enFx_er;assignTxd_RGM=Tx_clk?Txd_low:Txd_high;assignTx_ctrl=Tx_clk?Tx_en_d1:Tx_err_d1;always@(posedgeTx_clk)beginTxd_low<=Txd[3:0];Txd_high<=Txd[7:4];Tx_en_d1<=Tx_en;Tx_err_d1<=Tx_err;end//******************************************************************************//Rxcontrol//******************************************************************************wireRx_er_d1;reg[3:0]Rxd_low,Rxd_high;regRxdvd1,Rxerrd1,Rxdvd2,Rxerd2;reg[7:0]Rxd_d1;assignRx_er_d1=Rx_dv_d「Rx_err_d1;wireRx_clk_n;assignRx_clk_n=~Rx_clk;always@(posedgeRx_clk_n)beginRxd_low〈=Rxd_RGM;Rx_dv_d1〈=Rx_ctrl;endalways@(posedgeRx_clk)beginRxd_high<=Rxd_RGM;Rx_err_d1<=Rx_ctrl;endalways@(posedgeRx_clk_n)beginRxd_d1〈={Rxd_high,Rxd_low