理解FPGA中的壓穩(wěn)態(tài)

理解FPGA中的壓穩(wěn)態(tài)理解FPGA中的壓穩(wěn)態(tài)

本白皮書介紹FPGA中的壓穩(wěn)態(tài)，為什么會出現(xiàn)這一現(xiàn)象，它是怎樣導致設計失敗的。介紹怎樣計算壓穩(wěn)態(tài)MTBF，重點是對結(jié)果造成影響的各種器件和設計參數(shù)。

引言

當信號在不相關或者異步時鐘域之間傳送時，會出現(xiàn)壓穩(wěn)態(tài)，它是導致包括FPGA在內(nèi)的數(shù)字器件系統(tǒng)失敗的一種現(xiàn)象。本白皮書介紹FPGA中的壓穩(wěn)態(tài)，解釋為什么會出現(xiàn)這一現(xiàn)象，討論它是怎樣導致設計失敗的。

通過計算壓穩(wěn)態(tài)導致的平均故障間隔時間(MTBF)，設計人員知道是否應采取措施來降低這類失敗的概率。

本白皮書解釋怎樣利用各種設計和器件參數(shù)來計算MTBF，F(xiàn)PGA供應商和設計人員怎樣提高MTBF。可以通過設計方法和優(yōu)化措施來降低出現(xiàn)壓穩(wěn)態(tài)失敗的概率，從而提高系統(tǒng)可靠性。

什么是壓穩(wěn)態(tài)?

FPGA等數(shù)字器件中的所有寄存器都有確定的信號時序要求，使每一個寄存器能夠正確的采集輸入數(shù)據(jù)，產(chǎn)生輸出信號。為保證能夠可靠的工作，寄存器輸入必須在時鐘沿之前穩(wěn)定一段時間(寄存器建立時間，即tSU)，在時鐘沿之后也要保持穩(wěn)定一段時間(寄存器保持時間，即tH)。一定的時鐘至輸出延時(tCO)之后，寄存器輸出有效。如果信號轉(zhuǎn)換不能滿足寄存器的tSU或者tH要求，寄存器輸出就有可能進入壓穩(wěn)態(tài)。在壓穩(wěn)態(tài)中，寄存器輸出在高電平和低電平狀態(tài)之間徘徊一段時間，這意味著，輸出延時超出設定的tCO之后才能轉(zhuǎn)換到確定的高電平或者低電平狀態(tài)。

在同步系統(tǒng)中，輸入信號必須滿足寄存器時序要求，因此，不會出現(xiàn)壓穩(wěn)態(tài)。信號在不相關或者異步時鐘域電路之間傳輸時，一般會出現(xiàn)壓穩(wěn)態(tài)問題。在這種情況下，由于信號可能在相對于目的時鐘的任意時間到達，因此，設計人員不能保證信號能夠滿足tSU和tH要求。然而，并不是所有不能滿足寄存器tSU或者tH的信號轉(zhuǎn)換都導致壓穩(wěn)態(tài)輸出。寄存器是否會進入壓穩(wěn)態(tài)以及返回穩(wěn)定狀態(tài)所需要的時間與器件制造工藝以及實際工作條件有關。在大部分情況下，寄存器會很快返回穩(wěn)定狀態(tài)。

可以把寄存器在時鐘邊沿采樣數(shù)據(jù)信號形象的看成是球從山上滾落下來，如圖1所示。山的兩邊代表穩(wěn)定狀態(tài)——信號轉(zhuǎn)換之后，信號的老數(shù)據(jù)和新數(shù)據(jù)，山頂代表壓穩(wěn)態(tài)。如果球從山頂滾落，它會處于不確定狀態(tài)，實際中，它稍偏向一側(cè)，然后，落到山下。從山頂開始，越到山腳，球到達底部穩(wěn)定狀態(tài)的速度越快。

如果數(shù)據(jù)信號在時鐘沿之后以最小的tH轉(zhuǎn)換，這就類似球從山的“老數(shù)據(jù)值”一側(cè)落下，輸出信號保持在該時鐘轉(zhuǎn)換的最初值不變。當寄存器數(shù)據(jù)輸入在時鐘沿之前以最小tSU轉(zhuǎn)換，保持時間大于最小tH，這就類似球從山的“新數(shù)據(jù)值”一側(cè)落下，輸出信號很快達到穩(wěn)定的新狀態(tài)，滿足確定的tCO時間要求。但是，當寄存器數(shù)據(jù)輸入不能滿足tSU或者tH,時，這就類似于球從山頂落下。如果球落在山頂附近，那么，它會花很長時間才能落到山腳，增加了時鐘轉(zhuǎn)換到穩(wěn)定輸出的延時，超出了要求的tCO。

理解FPGA中的壓穩(wěn)態(tài)Altera公司

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圖1.利用球從山上落下描述壓穩(wěn)態(tài)

圖2描述了壓穩(wěn)態(tài)信號。時鐘信號轉(zhuǎn)換時，輸入信號從低電平狀態(tài)轉(zhuǎn)換到高電平狀態(tài)，不能滿足寄存器的tSU要求。數(shù)據(jù)輸出信號從低電平狀態(tài)開始，進入壓穩(wěn)態(tài)，在高電平和低電平狀態(tài)之間徘徊。信號輸出A轉(zhuǎn)換到輸入數(shù)據(jù)的新邏輯1狀態(tài)，輸出B返回到數(shù)據(jù)輸入最初的邏輯0狀態(tài)。在這兩種情況下，輸出轉(zhuǎn)換到確定的1或者0狀態(tài)的時間被延遲了，超出了寄存器要求的tCO。

圖2.壓穩(wěn)態(tài)輸出信號實例

壓穩(wěn)態(tài)什么時候會導致設計失敗?

如果數(shù)據(jù)輸出信號在寄存器下次采集數(shù)據(jù)之前，轉(zhuǎn)換到有效狀態(tài)，那么，壓穩(wěn)態(tài)信號不會對系統(tǒng)工作有不利影響。但是，如果壓穩(wěn)態(tài)信號不能在它到達下一設計寄存器之前轉(zhuǎn)換到低電平或者高電平狀態(tài)，那就會導致系統(tǒng)失敗。繼續(xù)山和球的形象解釋，當球到達山腳(穩(wěn)定邏輯狀態(tài)0或者1)的時間超出分配的時間后，即，寄存器tCO加上寄存器通路所有時序余量的時間，就會出現(xiàn)失敗。當壓穩(wěn)態(tài)信號沒有在分配的時間內(nèi)穩(wěn)定下來時，如果目的邏輯觀察到不一致的邏輯狀態(tài)，即，不同的目的寄存器采集到不同的壓穩(wěn)態(tài)信號值，出現(xiàn)邏輯失敗。

同步寄存器

當信號在不相關或者異步時鐘域電路之間傳送時，在使用該信號之前，需要將信號同步到新的時鐘域。新鐘域中第一個寄存器起到了同步寄存器的作用。3

為消除異步信號傳送時壓穩(wěn)態(tài)導致的失敗，電路設計人員通常在目的時鐘域中使用多個串聯(lián)寄存器(同步寄存器鏈或者同步器)，將信號重新同步到新時鐘域上。采用這些寄存器，在設計中的其他部分使用壓穩(wěn)態(tài)信號之前，該信號能夠有更多的時間轉(zhuǎn)換到確定狀態(tài)。同步寄存器至寄存器通路上的時序余量是壓穩(wěn)態(tài)信號穩(wěn)定所需要的時間，被稱為壓穩(wěn)態(tài)穩(wěn)定時間。

同步寄存器鏈或者同步器是滿足以下要求的寄存器序列：

■鏈上的寄存器都由相同的或者相位相關的時鐘進行同步

■鏈上的第一個寄存器由不相關的時鐘域進行驅(qū)動，即異步驅(qū)動。

■每個寄存器只扇出連接一個寄存器，鏈上的最后一個寄存器除外。

同步寄存器鏈的長度是滿足以上要求的同步時鐘域中的寄存器數(shù)量。圖3是長度為2的同步鏈的例子，假設輸出信號被送入多個目的寄存器。

圖3.同步寄存器鏈實例

注意，異步輸入信號，或者在不相關時鐘域之間傳輸?shù)男盘?，會在相對于采集寄存器時鐘沿的任意點進行轉(zhuǎn)換。因此，設計人員無法預測數(shù)據(jù)轉(zhuǎn)換前的信號轉(zhuǎn)換順序或者目的時鐘邊沿數(shù)量。例如，如果在時鐘域之間傳送異步總線信號，并進行同步，數(shù)據(jù)信號會在不同的時鐘沿進行轉(zhuǎn)換。結(jié)果，會接收到不正確的總線數(shù)據(jù)。

設計人員必須適應這種電路工作方式，例如，雙時鐘FIFO(DCFIFO)邏輯存儲信號或者握手邏輯等。FIFO邏輯使用同步器在兩個時鐘域之間傳送控制信號，然后，數(shù)據(jù)被寫入雙端口存儲器，或者讀出。Altera為這一操作提供DCFIFO宏功能，它包括各種級別的延時，為控制信號提供亞穩(wěn)態(tài)保護。如果異步信號被用作兩個時鐘域之間的部分握手邏輯，控制信號會指出數(shù)據(jù)什么時候才能在時鐘域之間進行傳輸。在這種情況下，采用同步寄存器以確保亞穩(wěn)態(tài)不會影響控制信號的接收，在任何亞穩(wěn)態(tài)條件下，數(shù)據(jù)都有足夠的建立時間，在使用數(shù)據(jù)之前達到穩(wěn)定。在設計比較好的系統(tǒng)中，每一信號在被使用之前都能達到穩(wěn)定狀態(tài)，設計可以正常工作。

計算亞穩(wěn)態(tài)MTBF

亞穩(wěn)態(tài)平均故障間隔時間MTBF大致估算了亞穩(wěn)態(tài)導致出現(xiàn)兩次設計失敗之間的平均時間。較大的MTBF(例如亞穩(wěn)態(tài)失敗間隔數(shù)百甚至數(shù)千年)表明非?？煽康脑O計。所需要的MTBF取決于系統(tǒng)應用。例如，急救醫(yī)療設備需要的MTBF要比消費類視頻顯示設備長得多。增大亞穩(wěn)態(tài)MTBF能夠減小信號傳輸導致設備出現(xiàn)亞穩(wěn)態(tài)問題的概率。

可以使用設計信息以及器件特征參數(shù)來計算設計中某些信號傳輸或者所有信息傳輸?shù)膩喎€(wěn)態(tài)MTBF。采用下面的公式和參數(shù)來計算同步器鏈的MTBF：

C1和C2常數(shù)取決于器件工藝和工作條件。4

在fCLK和fDATA參數(shù)取決于設計規(guī)范：fCLK是接收異步信號時鐘域的時鐘頻率，fDATA是異步輸入數(shù)據(jù)信號的觸發(fā)頻率。較快的時鐘頻率以及觸發(fā)數(shù)據(jù)能夠降低(或者劣化)MTBF。

tMET參數(shù)是亞穩(wěn)態(tài)信號達到確切狀態(tài)的亞穩(wěn)態(tài)建立時間，即，超出寄存器tCO的時序余量。同步鏈的tMET是鏈上每一寄存器輸出時序余量之和。

設計中每一同步器鏈的MTBF確定了總的設計MTBF。同步器的失效率是1/MTBF，將每一同步器鏈的失敗概率相加得到整個設計的失敗概率，如下所示：

設計亞穩(wěn)態(tài)MTBF為1/failure_ratedesign。

設計人員使用Altera?FPGA時，不需要手動完成這些計算，這是因為AlteraQuartus?II軟件將亞穩(wěn)態(tài)參數(shù)集成到了工具中。

確定亞穩(wěn)態(tài)常數(shù)

FPGA供應商可以通過FPGA的亞穩(wěn)態(tài)特性來確定MTBF方程中的常數(shù)。確定特性的難點在于典型FPGA設計的MTBF一般在幾年以上，因此，使用真實設計，在實際工作條件下測量亞穩(wěn)態(tài)事件之間的時間間隔是不可行的。為確定器件亞穩(wěn)態(tài)常數(shù)，Altera使用了測試電路，設計的這一電路具有較短的可測量MTBF，如圖4所示。

圖4.亞穩(wěn)態(tài)特性參數(shù)測試電路結(jié)構(gòu)

在這一設計中，clka和clkb是兩路不相關的時鐘信號。同步器輸入數(shù)據(jù)在每一時鐘周期進行觸發(fā)(較大的fDATA)。同步器長度為1，這是因為一個同步寄存器連接了兩個目的寄存器。目的寄存器在一個時鐘周期后以及一個半時鐘周期后采集同步器輸出。如果信號在下一時鐘沿到達之前進入亞穩(wěn)態(tài)，電路探測到采樣信號出現(xiàn)了不同，輸出一個錯誤信號。這一電路能夠探測到半時鐘周期內(nèi)出現(xiàn)的大部分亞穩(wěn)態(tài)事件。

在器件中很多地方復制了這一電路，以減小本地差異的影響，對每一例化模塊進行連續(xù)測試，以消除耦合噪聲。Altera對每一測試結(jié)構(gòu)測量一分鐘，記錄錯誤數(shù)。以不同的時鐘頻率進行測試，在對數(shù)坐標上畫出MTBF與tMET的關系。常數(shù)C2對應于試驗結(jié)果趨勢線的斜率，以常數(shù)C1線性標出曲線。

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提高亞穩(wěn)態(tài)MTBF

由于MTBF方程中的指數(shù)因子，tMET/C2項對MTBF計算的影響最大。因此，可以通過優(yōu)化器件常數(shù)C2，改進體系結(jié)構(gòu)來提高亞穩(wěn)態(tài)性能，或者優(yōu)化設計，增大同步寄存器的tMET。

改進FPGA體系結(jié)構(gòu)MTBF方程中的亞穩(wěn)態(tài)時間常數(shù)C2取決于器件制造工藝技術相關的各種因素，包括晶體管速率和供電電壓等。采用較快的工藝技術和速度更快的晶體管，亞穩(wěn)態(tài)信號能夠很快達到穩(wěn)定。FPGA從180-nm工藝尺寸發(fā)展到90nm，晶體管在提高速度的同時也增大了亞穩(wěn)態(tài)MTBF。因此，亞穩(wěn)態(tài)并不是FPGA設計人員主要考慮的問題。

然而，隨著工藝尺寸的減小，供電電壓隨之降低，電路閾值電壓并沒有成比例下降。當寄存器進入亞穩(wěn)態(tài)時，其電壓大約是供電電壓的一半。供電電壓降低后，亞穩(wěn)態(tài)電壓電平接近電路中的閾值電壓。當這些電壓比較接近時，電路增益降低了，寄存器需要較長的時間才能脫離亞穩(wěn)態(tài)。FPGA進入65-nm以及更小的工藝尺寸之后，供電電壓降到0.9V以下，相對于晶體管速度的提高，應重點考慮閾值電壓的影響。因此，除非供應商設計FPGA電路來提高亞穩(wěn)態(tài)可靠性，否則，亞穩(wěn)態(tài)MTBF會越來越差。

altera利用FPGA體系結(jié)構(gòu)亞穩(wěn)態(tài)分析功能來優(yōu)化電路，提高亞穩(wěn)態(tài)MTBF。Altera40-nmStratix?IVFPGA體系結(jié)構(gòu)以及新器件在設計上進行改進，降低了MTBF常數(shù)C2，從而提高了亞穩(wěn)態(tài)的可靠性。

設計優(yōu)化

MTBF方程中的指數(shù)因子意味著增大設計相關tMET值能夠指數(shù)增大同步器MTBF。例如，如果某一器件的常數(shù)C2，設置工作條件為50ps，那么，tMET只需要增大200ps，就能夠?qū)崿F(xiàn)指數(shù)200/50，提高MTBFe4倍，即50多倍，而增大400ps，提高MTBFe8倍，即3000倍。

另一方面，最差MTBF鏈對設計MTBF的影響最大。例如，考慮具有10個同步鏈的兩個不同設計。一個設計的10個鏈有相同的10,000年MTBF，另一設計的9個鏈有一百萬年的MTBF，但是一個鏈的MTBF為100年。設計失敗概率是每一鏈的失敗概率之和，失敗概率為1/MTBF。第一個設計的亞穩(wěn)態(tài)失敗概率為10個鏈×1/10,000年=0.001，因此，設計MTBF是1000年。第二個設計的失敗概率為9個鏈×1/1,000,000+1/100=0.01009，設計MTBF為99年，略小于最差鏈的MTBF。

換言之，設計較差的同步鏈決定了設計的亞穩(wěn)態(tài)總MTBF。由于這一效應，對所有異步信號和時鐘域傳輸進行亞穩(wěn)態(tài)分析非常重要。設計人員或者工具供應商提高最差MTBF同步鏈的tMET，會對設計MTBF有很大的影響。

為提高亞穩(wěn)態(tài)MTBF，設計人員可以在同步寄存器鏈上增加額外的寄存器級，以提高tMET。增加的每一寄存器至寄存器連接時序余量被加到tMET值中。設計人員一般使用兩個寄存器來同步信號，而Altera建議使用三個寄存器作為標準，以實現(xiàn)更好的亞穩(wěn)態(tài)保護。然而，增加一個寄存器會在同步邏輯中加入額外的延時級，因此，設計人員必須綜合考慮這是否可行。

如果設計使用AlteraFIFO宏功能，跨時鐘域使用單獨的讀寫時鐘，那么，設計人員可以增強亞穩(wěn)態(tài)保護(和延時)，實現(xiàn)更好的MTBF。AlteraQuartusIIMegaWizard?插件管理器提供增強亞穩(wěn)態(tài)保護選項，包括三個甚至更多的同步級。

QuartusII軟件還提供業(yè)界最好的亞穩(wěn)態(tài)分析和優(yōu)化功能，以增大同步寄存器鏈的tMET。確定同步器后，軟件將同步寄存器靠近放置，以增加同步鏈的輸出時序余量，然后報告亞穩(wěn)態(tài)MTBF。etMETC2?

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