FPGA-PCB協(xié)同設(shè)計模塊

FPGA-PCB協(xié)同設(shè)計模塊如今，F(xiàn)PGA功能強大且管腳數(shù)目極大，可為工程師提供大量機會來提升特性和功能，同時還能降低產(chǎn)品成本。隨著復(fù)雜度增加，將這些器件集成到印刷電路板也成為了一項嚴(yán)峻的挑戰(zhàn)。數(shù)百個邏輯信號需映射到器件的物理管腳輸出，同時還需保持設(shè)計的電氣完整性。FPGA復(fù)雜度增加也需要高級合成技術(shù)，如此才能更快達(dá)到時序收斂，最大程度地減少設(shè)計變更的影響以及解決特定應(yīng)用要求。通過使用可選的FPGA-PCB優(yōu)化技術(shù)，即將HDL合成和先進的FPGA-PCBI/O優(yōu)化添加到PADSProfessional中，便可應(yīng)對這些挑戰(zhàn)。HDL設(shè)計環(huán)境和PCB上物理實施之間的這一接口大大縮短了產(chǎn)品的上市時間，降低了制造成本。直觀的邏輯合成環(huán)境包括先進的優(yōu)化技術(shù)、屢獲殊榮的時序分析和先進的推論技術(shù)，適用于與供應(yīng)商無關(guān)的設(shè)計中，可加快產(chǎn)品上市時間、消除設(shè)計缺陷以及提供極佳的結(jié)果質(zhì)量(QoR)。

FPGAI/O可優(yōu)化管腳分配，從而提高布通率和信號完整性。主要優(yōu)勢：

■通過采用并行流程縮短總設(shè)計時間

■通過消除PCB信號層降低PCB制造成本

■消除由于PCB上的過期FPGA符號所導(dǎo)致的PCB重新設(shè)計

■采用高速性能優(yōu)化

■消除與創(chuàng)建和維護用于PCB原理圖的FPGA符號相關(guān)的成本FPGAI/OOptimization

流程集成

I/O優(yōu)化與PADSProfessional設(shè)計流程緊密集成，在項目的任何階段均可訪問。原理圖、PCBLayout和FPGA數(shù)據(jù)庫始終保持同步，以便用戶控制項目的設(shè)計數(shù)據(jù)流。另外，原理圖用戶可決定何時將FPGA數(shù)據(jù)（新數(shù)據(jù)或更新數(shù)據(jù)）傳輸?shù)絇CB設(shè)計。在PCB布局或布線開始前，I/O優(yōu)化可使用PADS項目數(shù)據(jù)進行疊層規(guī)劃以及優(yōu)化初始分配。用戶可將結(jié)果導(dǎo)出到Layout，并在項目級別或企業(yè)庫級別管理FPGA元件。信號和管腳分配

要手動將數(shù)百個HDL信號分配到FPGA管腳，同時仍嚴(yán)格遵守FPGA供應(yīng)商規(guī)則，這一過程難度可能很大。為簡化這一流程，PADSProfessional提供簡單易用的功能，以便進行自動分配、信號標(biāo)準(zhǔn)監(jiān)督、簡單拖放分配、支持操作對象集以及動態(tài)篩選?？傊淇珊喕盘柟苣_分配操作流程。每次管腳分配更改均通過FPGA-PCB流程管理，無論更改了哪些地方，均可保持一致。自動化元件和符號生成

由于FPGA器件自身的性質(zhì)，因此需要不同的符號生成流程方法。在項目生命周期內(nèi)，F(xiàn)PGA邏輯通常要更改數(shù)次，而符號必須與這些更改保持一致。該高級PADS模塊功能強大，不僅可讓您輕松、快捷且無誤地創(chuàng)建符號，而且仍可完全控制符號創(chuàng)建流程。相比于手動符號創(chuàng)建，時間從數(shù)小時或數(shù)天降到了數(shù)分鐘。疊層規(guī)劃

PCB設(shè)計流程的一個重要階段是元器件布局及其在PCB布局上的方向。您可在PCBLayout流程開始前或流程中進行疊層規(guī)劃。如此一來，工程師和設(shè)計人員就具有明顯優(yōu)勢，可在項目的最初階段進行FPGA管腳分配更改、優(yōu)化元器件布局和方向、縮短飛線以及減少飛線交互。FPGA多實例和優(yōu)化

大多數(shù)情況下，同一個FPGA器件在不同項目甚至一個項目中都具有不同的邏輯功能。在項目開發(fā)期間，PADSProfessionalI/O優(yōu)化可自動支持這些情況。物料清單報告中列出了不同功能符號表示的FPGA以及供應(yīng)商元件編號。基本上無法成功手動執(zhí)行兩個或多個FPGA器件之間的連接優(yōu)化。不過使用這個高級PADSProfessional模塊，優(yōu)化算法即可評估所有可能的連接組合，從而獲得最佳互連。此外，還可以最大程度地減少初始分配中產(chǎn)生的網(wǎng)絡(luò)交互，提高布線完成率。FPGASynthesis

高級優(yōu)化算法

一套獨特的優(yōu)化算法可自動將特定優(yōu)化集中在最有可能妨礙整體性能的設(shè)計領(lǐng)域，例如有限狀態(tài)機(FSM)、跨層次結(jié)構(gòu)路徑以及具有過高組合邏輯的路徑。這些算法可提供自動化的啟發(fā)式方法，從而交付更小更快的設(shè)計，而無需迭代人工介入。RTL和技術(shù)原理圖查看器

編譯設(shè)計時，可使用通用門進行創(chuàng)建并以RTL原理圖形式查看。合成后，使用反映該數(shù)據(jù)庫的技術(shù)原理圖創(chuàng)建技術(shù)映射數(shù)據(jù)庫。原理圖查看器可協(xié)助您了解如何解讀RTL并將其映射到目標(biāo)FPGA技術(shù)中。供應(yīng)商不相關(guān)性

與供應(yīng)商無關(guān)的合成可支持Altera、Lattice、Microsemi和Xilinx的器件。因此，您可使用相同的HDL設(shè)計源文件和約束將任意器件作為目標(biāo)對象并獲取合成網(wǎng)表，將其通過適當(dāng)?shù)墓?yīng)商工具用于布局布線。此供應(yīng)商不相關(guān)性使用戶可以輕松將任意FPGA器件重新作為目標(biāo)對象并分析結(jié)果，從而找到最適合您設(shè)計的FPGA器件。

在與供應(yīng)商無關(guān)的環(huán)境中使用高級合成技術(shù)，針對每種FPGA器件實現(xiàn)特定的架構(gòu)優(yōu)化。支持所有器件

除支持四大FPGA供應(yīng)商的FPGA器件外，PADSFPGA-PCB協(xié)同設(shè)計模塊還全面支持AlteraQuartusII、LatticeDiamond和ispLEVER、MicrosemiLibero和Designer以及XilinxISE和Vivado等FPGA供應(yīng)商工具。簡化約束流程

為適應(yīng)當(dāng)今高度復(fù)雜的FPGA設(shè)計流程，需要支持各種約束源，包括HDL代碼、SDC文件和工具中的全局約束集等特定約束源。請務(wù)必指定時鐘頻率、輸入／輸出延遲和時序異常（如：合成中的多循環(huán)和偽路徑）等共同時序約束，以此確保從合成中獲取最佳結(jié)果。門控時鐘轉(zhuǎn)換

ASIC設(shè)計人員通常使用門控時鐘進行功率管理和其他操作。但映射到FPGA時，這些門控時鐘會導(dǎo)致較大的時鐘偏移、創(chuàng)建假信號以及阻礙時序分析。門控時鐘使用FPGA中適當(dāng)?shù)膯⒂眯盘栕詣舆M行轉(zhuǎn)換。DSP和RAM推論優(yōu)化

當(dāng)今的高級FPGA器件除常規(guī)邏輯模塊外還包含DSP和RAM嵌入式模塊。這樣一來，合成工具可了解各種RTL編碼樣式，將其映射到適當(dāng)?shù)腄SP或RAM模塊，從而充分利用資源并獲得最佳性能。PADSProfessionalFPGA-PCB協(xié)同設(shè)計模塊具有先進的推論和優(yōu)化功能，可以最大限度地利用嵌入式資