Verilog HDL實(shí)用教程-習(xí)題及答案 【ch09】Test Bench測(cè)試與時(shí)序檢查

第九章TestBench測(cè)試與時(shí)序檢查9.1什么是仿真?仿真一般分為哪幾種?答案：仿真是通過計(jì)算機(jī)程序模擬電子系統(tǒng)或數(shù)字電路的行為和功能的過程。在硬件設(shè)計(jì)中，仿真是一種重要的驗(yàn)證和調(diào)試工具，它可以幫助設(shè)計(jì)人員檢查設(shè)計(jì)是否正確，驗(yàn)證功能是否符合預(yù)期，并發(fā)現(xiàn)潛在的問題和錯(cuò)誤。①行為仿真②時(shí)序仿真③靜態(tài)時(shí)序分析④斷言仿真⑤混合仿真。9.2什么是測(cè)試平臺(tái)?測(cè)試平臺(tái)有哪幾個(gè)組成部分?答案：測(cè)試平臺(tái)是用于測(cè)試和驗(yàn)證硬件設(shè)計(jì)的環(huán)境或框架。它提供了一系列工具、硬件和軟件資源，用于對(duì)設(shè)計(jì)進(jìn)行仿真、驗(yàn)證和測(cè)試，以確保設(shè)計(jì)的正確性和性能滿足預(yù)期要求。測(cè)試平臺(tái)通常由以下幾個(gè)組成部分組成：（1）開發(fā)板或FPGA：測(cè)試平臺(tái)通常包含一個(gè)用于加載設(shè)計(jì)的開發(fā)板或FPGA。這是硬件設(shè)計(jì)的目標(biāo)平臺(tái)，用于將設(shè)計(jì)加載到硬件中進(jìn)行測(cè)試和驗(yàn)證。（2）仿真工具：測(cè)試平臺(tái)需要提供仿真工具，用于對(duì)設(shè)計(jì)進(jìn)行功能仿真和驗(yàn)證。常見的仿真工具包括ModelSim、VCS、NCVerilog等。通過仿真工具，設(shè)計(jì)人員可以在計(jì)算機(jī)上運(yùn)行設(shè)計(jì)，模擬其行為和功能。（3）靜態(tài)時(shí)序分析工具：靜態(tài)時(shí)序分析工具用于在設(shè)計(jì)綜合后進(jìn)行時(shí)序分析。它能夠預(yù)測(cè)設(shè)計(jì)在不同時(shí)鐘頻率下的最大工作頻率、最小延遲和最大延遲等重要時(shí)序參數(shù)，以幫助設(shè)計(jì)人員滿足時(shí)序約束和優(yōu)化性能。（4）斷言驗(yàn)證工具：斷言驗(yàn)證工具用于創(chuàng)建和執(zhí)行斷言，用于檢查設(shè)計(jì)是否滿足預(yù)期規(guī)范。斷言是一種形式化的規(guī)范，描述設(shè)計(jì)的期望行為，斷言驗(yàn)證工具能夠自動(dòng)驗(yàn)證設(shè)計(jì)是否符合這些規(guī)范。（5）驗(yàn)證測(cè)試臺(tái)和測(cè)試程序：驗(yàn)證測(cè)試臺(tái)是一組測(cè)試用例和測(cè)試程序，用于對(duì)設(shè)計(jì)進(jìn)行全面的功能驗(yàn)證。測(cè)試臺(tái)可以通過仿真工具或在硬件平臺(tái)上運(yùn)行，用于驗(yàn)證設(shè)計(jì)的各種功能和場(chǎng)景。（6）配置和控制接口：測(cè)試平臺(tái)需要提供配置和控制接口，用于對(duì)設(shè)計(jì)進(jìn)行加載、配置和控制。這些接口可以是JTAG、SPI、UART等，用于與開發(fā)板或FPGA進(jìn)行通信和控制。（7）環(huán)境支持：測(cè)試平臺(tái)需要提供適當(dāng)?shù)沫h(huán)境支持，包括操作系統(tǒng)、驅(qū)動(dòng)程序和開發(fā)工具等，以方便設(shè)計(jì)人員進(jìn)行開發(fā)和調(diào)試。9.3時(shí)序檢查和時(shí)序仿真兩個(gè)概念有何區(qū)別?答案：定義：時(shí)序檢查：時(shí)序檢查是在綜合后對(duì)設(shè)計(jì)進(jìn)行靜態(tài)時(shí)序分析的過程。它不執(zhí)行實(shí)際的時(shí)鐘周期仿真，而是通過對(duì)綜合后的網(wǎng)表進(jìn)行分析，預(yù)測(cè)電路在不同條件下的最大工作頻率、最小延遲和最大延遲等重要時(shí)序參數(shù)，以幫助設(shè)計(jì)人員滿足時(shí)序約束和優(yōu)化性能。時(shí)序仿真：時(shí)序仿真是一種動(dòng)態(tài)的仿真方法，它通過實(shí)際的時(shí)鐘周期仿真來模擬電路的時(shí)序行為。在時(shí)序仿真中，電路的時(shí)鐘和輸入信號(hào)的時(shí)序關(guān)系被模擬，以檢查電路在特定時(shí)鐘頻率下的正確性和性能。仿真對(duì)象：時(shí)序檢查：時(shí)序檢查的對(duì)象是綜合后的網(wǎng)表級(jí)別的設(shè)計(jì)。它主要用于預(yù)測(cè)設(shè)計(jì)在不同條件下的時(shí)序性能，例如最大工作頻率和時(shí)序違規(guī)。時(shí)序仿真：時(shí)序仿真的對(duì)象是設(shè)計(jì)的高級(jí)描述（如Verilog或VHDL代碼）。它模擬電路的時(shí)序行為，并用于驗(yàn)證電路的正確性和性能。時(shí)序約束：時(shí)序檢查：時(shí)序檢查通常用于檢查設(shè)計(jì)是否滿足預(yù)先設(shè)定的時(shí)序約束，例如時(shí)鐘頻率、輸入輸出延遲等。時(shí)序檢查會(huì)根據(jù)這些約束，預(yù)測(cè)電路的時(shí)序性能，并給出設(shè)計(jì)是否滿足要求的評(píng)估。時(shí)序仿真：時(shí)序仿真不僅考慮時(shí)序約束，還模擬電路在不同時(shí)鐘周期下的實(shí)際行為。它能夠驗(yàn)證設(shè)計(jì)的功能和時(shí)序性能，并檢查是否存在時(shí)序違規(guī)和其他錯(cuò)誤。9.4寫出產(chǎn)生占空比為1/4的時(shí)鐘信號(hào)的試程序。答案：9.5編寫一個(gè)時(shí)鐘波形產(chǎn)生器，產(chǎn)生正脈沖寬度為15ms、負(fù)脈沖寬度為10ns的時(shí)鐘波形，分別用always語句和initial語句完成本設(shè)計(jì)。答案：moduleclock_generator(inputwireclk_in,//輸入時(shí)鐘信號(hào)outputregclk_out//輸出產(chǎn)生的占空比為1/4的時(shí)鐘信號(hào));reg[1:0]counter;//2位計(jì)數(shù)器，用于計(jì)數(shù)時(shí)鐘周期parameterCOUNT_MAX=3;//計(jì)數(shù)器最大值，產(chǎn)生4個(gè)周期的占空比為1/4的時(shí)鐘信號(hào)always@(posedgeclk_in)begincounter<=counter+1;//每次時(shí)鐘上升沿計(jì)數(shù)器加1if(counter>=COUNT_MAX)begincounter<=0;//達(dá)到最大值時(shí)，計(jì)數(shù)器清零clk_out<=~clk_out;//改變輸出時(shí)鐘信號(hào)的狀態(tài)，即產(chǎn)生1/4占空比時(shí)鐘endendendmodule9.6編寫一個(gè)模10計(jì)數(shù)器程序(含異步復(fù)位端)，編寫TestBench測(cè)試程序并對(duì)其進(jìn)行仿真。答案：使用always語句實(shí)現(xiàn)時(shí)鐘波形產(chǎn)生器：moduleclock_generator_always(outputregclk_out//輸出時(shí)鐘信號(hào));parameterPOSITIVE_WIDTH=15000;//正脈沖寬度為15ms，單位：nsparameterNEGATIVE_WIDTH=10;//負(fù)脈沖寬度為10ns，單位：nsalways@(posedgeclk_outornegedgeclk_out)beginif(~clk_out)begin#NEGATIVE_WIDTH;clk_out<=1'b1;//負(fù)脈沖結(jié)束，將時(shí)鐘信號(hào)設(shè)為1endelsebegin#POSITIVE_WIDTH;clk_out<=1'b0;//正脈沖結(jié)束，將時(shí)鐘信號(hào)設(shè)為0endendinitialclk_out=1'b0;//初始時(shí)鐘信號(hào)為0endmodule使用initial語句實(shí)現(xiàn)時(shí)鐘波形產(chǎn)生器：moduleclock_generator_initial(outputregclk_out//輸出時(shí)鐘信號(hào));parameterPOSITIVE_WIDTH=15000;//正脈沖寬度為15ms，單位：nsparameterNEGATIVE_WIDTH=10;//負(fù)脈沖寬度為10ns，單位：nsinitialbeginclk_out=1'b0;//初始時(shí)鐘信號(hào)為0foreverbegin#POSITIVE_WIDTH;clk_out=1'b1;//正脈沖結(jié)束，將時(shí)鐘信號(hào)設(shè)為1#NEGATIVE_WIDTH;clk_out=1'b0;//負(fù)脈沖結(jié)束，將時(shí)鐘信號(hào)設(shè)為0endendendmodule9.7編寫奇偶檢測(cè)電路，輸入碼字位寬為3，編寫TestBench測(cè)試程序并對(duì)奇檢測(cè)電路進(jìn)行仿真。答案：奇偶檢測(cè)電路：moduleparity_checker(input[2:0]data_in,//輸入碼字，位寬為3outputregparity_out//輸出奇偶校驗(yàn)結(jié)果，0表示偶校驗(yàn)，1表示奇校驗(yàn));always@*begin//計(jì)算輸入碼字中1的個(gè)數(shù)integercount=0;for(inti=0;i<3;i=i+1)beginif(data_in[i]==1'b1)count=count+1;end//判斷奇偶性并輸出結(jié)果if(count%2==0)parity_out=1'b0;//偶校驗(yàn)elseparity_out=1'b1;//奇校驗(yàn)endendmoduleTestBench測(cè)試程序：moduletest_bench;//定義被測(cè)模塊實(shí)例parity_checkerdut(.data_in(data_in),.parity_out(parity_out));//定義測(cè)試信號(hào)reg[2:0]data_in;wireparity_out;//時(shí)鐘信號(hào)regclk=0;always#5clk=~clk;//5個(gè)時(shí)間單位翻轉(zhuǎn)一次時(shí)鐘信號(hào)initialbegin//初始化輸入信號(hào)data_in=3'b000;#10;//等待一段時(shí)間//測(cè)試用例1：輸入碼字有1個(gè)1data_in=3'b001;#10;$display("data_in=%b,parity_out=%b",data_in,parity_out);//測(cè)試用例2：輸入碼字有2個(gè)1data_in=3'b011;#10;$display("data_in=%b,parity_out=%b",data_in,parity_out);//測(cè)試用例3：輸入碼字有3個(gè)1data_in=3'b111;#10;$display("data_in=%b,parity_out=%b",data_in,parity_out);//測(cè)試用例4：輸入碼字有0個(gè)1data_in=3'b000;#10;$display("data_in=%b,parity_out=%b",data_in,parity_out);$finish;//完成仿真endendmodule9.8如果不用initial語句，能否描述生成時(shí)鐘信號(hào)?答案：可以，使用always語句來描述生成時(shí)鐘信號(hào)。在硬件設(shè)計(jì)中，通常會(huì)使用always語句來實(shí)現(xiàn)時(shí)鐘信號(hào)的生成和控制，而不使用initial語句。always語句可以用于時(shí)序邏輯的描述，可以通過對(duì)時(shí)鐘信號(hào)計(jì)數(shù)和狀態(tài)轉(zhuǎn)換來生成復(fù)雜的時(shí)鐘信號(hào)。9.9編寫一個(gè)4位的比較器，并對(duì)其進(jìn)行測(cè)試。答案：modulecomparator(input[3:0]A,//輸入A，4位寬input[3:0]B,//輸入B，4位寬outputregEQ,//相等輸出outputregGT,//大于輸出outputregLT//小于輸出);always@*beginif(A==B)beginEQ=1'b1;//相等GT=1'b0;LT=1'b0;endelseif(A>B)beginEQ=1'b0;GT=1'b1;//大于LT=1'b0;endelsebeginEQ=1'b0;GT=1'b0;LT=1'b1;//小于endendendmodule測(cè)試略。9.10編寫一個(gè)測(cè)試程序，對(duì)D觸發(fā)器的邏輯功能進(jìn)行測(cè)試。答案：moduletest_d_flip_flop;//定義被測(cè)模塊實(shí)例d_flip_flopdut(.D(D),//輸入D.clk(clk),//時(shí)鐘信號(hào).reset(reset),//復(fù)位信號(hào).Q(Q)//輸出Q);//定義測(cè)試信號(hào)regD;regclk;regreset;wireQ;initialbegin$dumpfile("dump.vcd");//生成波形文件，用于查看波形$dumpvars;//將所有變量寫入波形文件//初始化信號(hào)D=1'b0;clk=1'b0;reset=1'b0;//測(cè)試用例1：D=0時(shí)，時(shí)鐘上升沿觸發(fā)，輸出為0#5;//等待一段時(shí)間D=1'b0;clk=1'b1;#5;$display("D=%b,clk=%b,reset=%b,Q=%b",D,clk,reset,Q);//測(cè)試用例2：D=1時(shí)，時(shí)鐘上升沿觸發(fā)，輸出為1D=1'b1;#5;$display("D=%b,clk=%b,reset=%b,Q=%b",D,clk,reset,Q);//測(cè)試用例3：復(fù)位信號(hào)為1時(shí)，輸出為0reset=1'b1;#5;$display("D=%b,clk=%b,reset=%b,Q=%b",D,clk,reset,Q);//測(cè)試用例4：復(fù)位信號(hào)為0時(shí)，保持之前的輸出狀態(tài)reset=1'b0;#5;$display("D=%b,clk=%b,reset=%b,Q=%b",D,clk,reset,Q);//測(cè)試用例5：D=1時(shí)，時(shí)鐘上升沿觸發(fā)，輸出為1D=1'b1;#5;$display("D=%b,clk=%b,reset=%b,Q=%b",D,clk,reset,Q);//測(cè)試用例6：時(shí)鐘下降沿觸發(fā)，輸出保持之前的狀態(tài)clk=1'b0;#5;$display("D=%b,clk=%b,r