第19章-寄存器和計數(shù)器課件

19.1寄存器

19.1.1數(shù)碼寄存器 數(shù)碼寄存器是用于存放二進制代碼的電路。圖19.1所示是利用觸發(fā)器的記憶功能構(gòu)成的寄存器，它是由四個D觸發(fā)器(F0～F3)組成的，有D0～D3四個數(shù)據(jù)輸入端，Q0～Q3四個輸出端。CP為脈沖輸入端，RD為各觸發(fā)器的清零端，低電平有效。19.1寄存器 19.1.1數(shù)碼寄存器1圖19.2四位右移寄存器圖19.2四位右移寄存器2 例19.1有一組串行數(shù)據(jù)1011，依次送入四位右移寄存器，試畫出四位右移寄存器的電路、狀態(tài)表和工作波形圖。 解根據(jù)題意畫出如圖19.3所示的電路圖和波形圖，狀態(tài)表如表19.1所示（輸入數(shù)據(jù)為1011）。 例19.1有一組串行數(shù)據(jù)1011，依次送入四位右3圖19.3例19.1圖(a)例19.1四位右移寄存器的電路圖19.3例19.1圖4圖19.3例19.1圖(b)例19.1波形圖圖19.3例19.1圖5

表19.1四位右移寄存器狀態(tài)表

表19.1四位右移寄存器狀態(tài)表

6

2.雙向移位寄存器 由單向移位寄存器的工作原理可知，雙向移位寄存器的左移和右移功能是在單向寄存器的基礎(chǔ)上增加左移或右移功能，另外加上一些控制電路和控制信號即可構(gòu)成雙向移位寄存器。如圖19.4所示為集成四位雙向移位寄存器74LS194的引腳圖，其功能表如表19.2所示。

2.雙向移位寄存器7圖19.4四位雙向移位寄存器74LS194引腳圖圖19.4四位雙向移位寄存器74LS194引腳圖8表19.2四位雙向移位寄存器74LS194功能表表19.2四位雙向移位寄存器74LS194功能表919.2同步計數(shù)器

19.2.1同步二進制計數(shù)器

1.同步二進制加法計數(shù)器 根據(jù)二進制加法運算的規(guī)則，在一個多位二進制數(shù)的末位加1時，若其中的第i位以下的各位皆為1，則第i位應(yīng)改變狀態(tài)（由0變1或由1變0）。而最低位在每次加1時其狀態(tài)都要改變。 按照上述規(guī)則，最低的3位數(shù)都改變了狀態(tài)，而第4位未變。利用這一特點，可使用JK觸發(fā)器組成一個四位同步二進制加法計數(shù)器，如圖19.5所示。從圖上可知，各觸發(fā)器受同一CP脈沖控制，其觸發(fā)器的翻轉(zhuǎn)與CP脈沖的下降沿同步。

19.2同步計數(shù)器 19.2.1同步二進制計數(shù)器10圖19.5四位同步二進制加法計數(shù)器邏輯圖圖19.5四位同步二進制加法計數(shù)器邏輯圖11 對圖19.5的時序電路分析如下。 輸出方程: C=Q3Q2Q1Q0

驅(qū)動方程: J0=K0=1 J1=K1=Qn0 J2=K2=Qn1Qn0 J3=K3=Qn2Qn1Qn0 對圖19.5的時序電路分析如下。12 將驅(qū)動方程代入觸發(fā)器的特性方程,得到 根據(jù)狀態(tài)方程可作出電路的狀態(tài)轉(zhuǎn)換表，如表19.3所示。 將驅(qū)動方程代入觸發(fā)器的特性方程,得到13表19.3四位同步二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表

表19.3四位同步二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表14 根據(jù)狀態(tài)轉(zhuǎn)換表，可畫出狀態(tài)轉(zhuǎn)換圖和各觸發(fā)器輸出端的波形圖，如圖19.6和圖19.7所示。

根據(jù)狀態(tài)轉(zhuǎn)換表，可畫出狀態(tài)轉(zhuǎn)換圖和各觸發(fā)器輸出端的波形圖15圖19.6四位同步二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖圖19.6四位同步二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖16圖19.7四位同步二進制加法計數(shù)器波形圖圖19.7四位同步二進制加法計數(shù)器波形圖17

2.同步二進制減法計數(shù)器 根據(jù)二進制減法計數(shù)器的運算規(guī)則可知，從多位二進制數(shù)減1時，要求每輸入一個計數(shù)脈沖，最低位觸發(fā)器要翻轉(zhuǎn)一次，而其它觸發(fā)器只能在其低位觸發(fā)器均為0時，在計數(shù)脈沖CP的作用下才翻轉(zhuǎn)。用JK觸發(fā)器構(gòu)成四位同步二進制減法計數(shù)器如圖19.8所示。

2.同步二進制減法計數(shù)器18圖19.8四位同步二進制減法計數(shù)器邏輯圖圖19.8四位同步二進制減法計數(shù)器邏輯圖19 根據(jù)圖19.8的邏輯電路可寫出驅(qū)動方程:

輸出方程:

根據(jù)圖19.8的邏輯電路可寫出驅(qū)動方程:20 將驅(qū)動方程代入JK觸發(fā)器的特性方程式中,得到電路的狀態(tài)方程： 根據(jù)狀態(tài)方程，可作出狀態(tài)轉(zhuǎn)換表19.4，其中C為進位。 將驅(qū)動方程代入JK觸發(fā)器的特性方程式中,得到電路的狀態(tài)方21表19.4四位同步二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換表表19.4四位同步二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換表22 根據(jù)狀態(tài)轉(zhuǎn)換表，可畫出狀態(tài)轉(zhuǎn)換圖19.9和各觸發(fā)器輸出端的波形圖19.10。

根據(jù)狀態(tài)轉(zhuǎn)換表，可畫出狀態(tài)轉(zhuǎn)換圖19.9和各觸發(fā)器輸出端23圖19.9四位同步二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換圖圖19.9四位同步二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換圖24圖19.10四位同步二進制減法計數(shù)器各觸發(fā)器輸出端的波形圖19.10四位同步二進制減法計數(shù)器各觸發(fā)器輸出端的波形25

19.2.2同步十進制計數(shù)器

1.同步十進制加法計數(shù)器 圖19.11所示為由四個JK觸發(fā)器和門電路構(gòu)成的同步十進制加法計數(shù)器。

19.2.2同步十進制計數(shù)器26圖19.11同步十進制加法計數(shù)器邏輯圖圖19.11同步十進制加法計數(shù)器邏輯圖27 根據(jù)圖19.11的邏輯關(guān)系，寫出電路的驅(qū)動方程：

J0=K0=1 J1=K1=Qn

3Qn

0 J2=K2=Qn

1Qn0 J3=K3=Qn2Qn1Qn0+Qn3Qn0

輸出方程：

C=Qn3Qn0

根據(jù)圖19.11的邏輯關(guān)系，寫出電路的驅(qū)動方程：28 將上面的式子代入JK觸發(fā)器的特性方程可得到： 由上面的的狀態(tài)轉(zhuǎn)換方程可列出狀態(tài)轉(zhuǎn)換表19.5。

將上面的式子代入JK觸發(fā)器的特性方程可得到：29表19.5同步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表表19.5同步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表30 狀態(tài)轉(zhuǎn)換如圖19.12所示。 根據(jù)圖19.12可畫出各觸發(fā)器輸出端的波形圖，如圖19.13所示。

狀態(tài)轉(zhuǎn)換如圖19.12所示。31圖19.12同步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖圖19.12同步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖32圖19.13同步十進制加法計數(shù)器各觸發(fā)器輸出端波形圖圖19.13同步十進制加法計數(shù)器各觸發(fā)器輸出端波形圖33

2.同步十進制減法計數(shù)器 圖19.14所示是同步十進制減法計數(shù)器的邏輯圖，它是從同步二進制減法計數(shù)器電路的基本上演變過來的，其工作原理請讀者自行分析。 2.同步十進制減法計數(shù)器34圖

19.14同步十進制減法計數(shù)器邏輯圖

圖19.14同步十進制減法計數(shù)器邏輯圖

3519.3異步計數(shù)器

19.3.1異步二進制計數(shù)器

1.異步二進制加法計數(shù)器 圖19.15所示是由JK觸發(fā)器組成的四位異步二進制加法計數(shù)器的邏輯圖。19.3異步計數(shù)器 19.3.1異步二進制計數(shù)器36圖19.15異步二進制加法計數(shù)器邏輯圖圖19.15異步二進制加法計數(shù)器邏輯圖37 根據(jù)圖19.15的邏輯圖，可分別寫出時鐘方程、驅(qū)動方程和狀態(tài)方程。 時鐘方程：

CP0=CP,CP1=Qn0，CP2=Qn1，CP3=Qn2

驅(qū)動方程：

J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1

狀態(tài)方程： 根據(jù)圖19.15的邏輯圖，可分別寫出時鐘方程、驅(qū)動方程和38 狀態(tài)轉(zhuǎn)換圖如圖19.16所示。圖19.16異步二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖 狀態(tài)轉(zhuǎn)換圖如圖19.16所示。圖19.16異步二進制39 由狀態(tài)轉(zhuǎn)換圖可畫出各觸發(fā)器輸出端的狀態(tài)轉(zhuǎn)換波形圖，如圖19.17所示。

由狀態(tài)轉(zhuǎn)換圖可畫出各觸發(fā)器輸出端的狀態(tài)轉(zhuǎn)換波形圖，如圖140圖19.17異步二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換波形圖圖19.17異步二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換波形圖41

2.異步二進制減法計數(shù)器 圖19.18所示為由JK觸發(fā)器組成的四位異步二進制減法計數(shù)器的邏輯圖。

2.異步二進制減法計數(shù)器42圖19.18四位異步二進制減法計數(shù)器邏輯圖圖19.18四位異步二進制減法計數(shù)器邏輯圖43

根據(jù)圖19.18所示的邏輯圖，可分別寫出時鐘方程、驅(qū)動方程和狀態(tài)方程。 時鐘方程：

CP0=CP，CP1=Qn0，CP2=Qn1

，CP3=Qn2

驅(qū)動方程：

J0=K0=1，J1=K1=1,J2=K2=1,J3=K3=1

狀態(tài)方程:

根據(jù)圖19.18所示的邏輯圖，可分別寫出時鐘方程、44 狀態(tài)轉(zhuǎn)換如圖19.19所示。圖19.19四位異步二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換圖 狀態(tài)轉(zhuǎn)換如圖19.19所示。圖19.19四位異步二進45 由狀態(tài)轉(zhuǎn)換圖可畫出各觸發(fā)器的輸入端和輸出端波形圖，如圖19.20所示。

圖19.20四位異步二進制減法計數(shù)器輸入輸出波形圖 由狀態(tài)轉(zhuǎn)換圖可畫出各觸發(fā)器的輸入端和輸出端波形圖，如圖146

19.3.2異步十進制加法計數(shù)器 圖19.21所示是一個異步十進制加法計數(shù)器的邏輯電路，它由4個JK觸發(fā)器組成，將4位異步十進制加法計數(shù)器修改后,能保存0000～1001共10個狀態(tài)，而跳過1010～1111共6個狀態(tài)，從而實現(xiàn)十進制計數(shù)。 由圖19.21所示邏輯圖，可分別寫出時鐘方程、驅(qū)動方程和輸出方程。

19.3.2異步十進制加法計數(shù)器47圖19.21異步十進制加法計數(shù)器邏輯圖圖19.21異步十進制加法計數(shù)器邏輯圖48 時鐘方程：

CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn

0=CP1

驅(qū)動方程：

J0=K0=1; J1=Qn3,K1=1 J2=K2=1 J3=Qn

2Qn

0,K3=1

輸出方程：

C=Qn3Qn0 時鐘方程：49 狀態(tài)方程:

狀態(tài)轉(zhuǎn)換如圖19.22所示。 狀態(tài)方程:50圖19.22異步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖圖19.22異步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖51 由圖19.22可畫出各觸發(fā)器輸入端和輸出端波形圖，如圖19.23所示。 由圖19.22可畫出各觸發(fā)器輸入端和輸出端波形圖，如52圖19.23異步十進制加法計數(shù)器各觸發(fā)器輸入和輸出端波形圖圖19.23異步十進制加法計數(shù)器各觸發(fā)器輸入和輸出端波形圖5319.4任意進制計數(shù)器的構(gòu)成方法

19.4.1中規(guī)模集成電路計數(shù)器

1.四位同步二進制加法計數(shù)器 圖19.24所示為集成四位同步二進制加法計數(shù)器74LS161的邏輯功能圖。

19.4任意進制計數(shù)器的構(gòu)成方法 19.4.1中規(guī)模集成54圖19.2474LS161芯片引腳圖圖19.2474LS161芯片引腳圖55

74LS161的功能如表19.6所示(“↑”為上升沿)。

74LS161的功能如表19.6所示(“↑”為上升沿)。56表19.674LS161功能表

表19.674LS161功能表57

2.同步二進制可逆計數(shù)器 圖19.25為4位同步二進制可逆計數(shù)器74LS191的芯片引腳圖，其邏輯功能如表19.7所示(“↑”為上升沿)。

2.同步二進制可逆計數(shù)器58圖19.2574LS191芯片引腳圖

圖19.2574LS191芯片引腳圖

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表19.774LS191邏輯功能表

表19.774LS191邏輯功能表

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3.同步十進制計數(shù)器

1)同步十進制加法計數(shù)器 圖19.26為集成十進制同步加法計數(shù)器74LS160芯片引腳圖，其邏輯功能如表19.8所示(“↑”為上升沿)。 3.同步十進制計數(shù)器61圖19.2674LS160芯片引腳圖圖19.2674LS160芯片引腳圖62表19.874LS160邏輯功能表

表19.874LS160邏輯功能表63

2)同步十進制可逆計數(shù)器 圖19.27為集成十進制同步可逆計數(shù)器74LS190芯片引腳圖，其邏輯功能如表19.9所示(“↑”為上升沿)。

2)同步十進制可逆計數(shù)器64圖19.2774LS190芯片引腳圖圖19.2774LS190芯片引腳圖65表19.974LS190邏輯功能表

表19.974LS190邏輯功能表66

4.異步計數(shù)器 圖19.28(a)為集成異步二—五—十進制計數(shù)器74LS290芯片引腳圖。它實際上是一個一位二進制數(shù)器和一個五進制計數(shù)器兩部分的組合，圖19.28(b)為74LS290的電路結(jié)構(gòu)圖。 圖中的R0A和R0B為置0輸入端，S9A、S9B為置9輸入端。表19.10為74LS290的功能表。

4.異步計數(shù)器67圖19.2874LS290(a)芯片引腳圖；(b)電路結(jié)構(gòu)圖圖19.2874LS29068表19.1074LS290的邏輯功能表表19.1074LS290的邏輯功能表69 由功能表可知74LS290邏輯功能如下： 異步置0功能：當(dāng)R0=R0A·R0B=1，S9=S9A·S9B=0時，計數(shù)器置零與時鐘脈沖CP無關(guān)，因而稱為異步置0。

異步置9功能：當(dāng)R0=R0AR0B=0，S9=S9AS9B=1時，計數(shù)器置9與時鐘脈沖CP無關(guān)，因此稱為異步置9。

由功能表可知74LS290邏輯功能如下：70 計數(shù)功能：當(dāng)R0A·R0B=0，S9A·S9B=0時，計數(shù)器處于計數(shù)工作狀態(tài)。一般分為四種情況討論:

（1）計數(shù)脈沖由CP0

端輸入，從Q0輸出時，構(gòu)成一位二進制計數(shù)器。 （2）計數(shù)脈沖由CP1

端輸入，輸出為Q3Q2Q1時，構(gòu)成異步五進制計數(shù)器。

（3）若將Q0與CP1相連，計數(shù)脈沖由CP0端輸入，輸出為Q3Q2Q1Q0時，構(gòu)成十進制異步計數(shù)器。 （4）若將Q3與CP0相連，計數(shù)脈沖由CP1端輸入，從高位到低位輸出為Q3Q2Q1Q0時,構(gòu)成5421BCD碼的異步十進制加法計數(shù)器。

計數(shù)功能：當(dāng)R0A·R0B=0，S9A·S9B=0時，71

19.4.2構(gòu)成任意進制計數(shù)器的方法

1.用復(fù)位法構(gòu)成任意進制計數(shù)器復(fù)位法，又稱為異步置零法，其工作原理如下： 如果計數(shù)器從S0開始計數(shù)，當(dāng)輸入了M個脈沖后，電路進入SM狀態(tài)。如果將SM狀態(tài)譯碼，產(chǎn)生一個異步置0信號加到計數(shù)的異步置0端，則電路一旦進入SM狀態(tài)后立即復(fù)位，回到S0狀態(tài)。由于跳過了N～M的狀態(tài)，故可得到M進制計數(shù)器。圖19.29所示是復(fù)位法產(chǎn)生M進制計數(shù)器的示意圖，圖中虛線箭頭表示SM只在一個短暫的時間里出現(xiàn)。

19.4.2構(gòu)成任意進制計數(shù)器的方法72圖19.29復(fù)位法產(chǎn)生M進制計數(shù)器示意圖圖19.29復(fù)位法產(chǎn)生M進制計數(shù)器示意圖73 例19.2試用74LS161構(gòu)成十二進制計數(shù)器。

解

采用復(fù)位法實現(xiàn)的電路連線如圖19.30所示。

例19.2試用74LS161構(gòu)成十二進制計數(shù)器。74圖19.30例19.2電路圖

圖19.30例19.2電路圖

75 例19.3試用74LS160構(gòu)成七進制計數(shù)器。

解

采用復(fù)位法實現(xiàn)的電路連線如圖19.31所示。

例19.3試用74LS160構(gòu)成七進制計數(shù)器。76圖19.31例19.3電路圖圖19.31例19.3電路圖77

2.用置位法構(gòu)成任意進制計數(shù)器 例19.4試用74LS160構(gòu)成七進制計數(shù)器（采用置位法實現(xiàn)）。 解由于74LS160是十進制同步計數(shù)器，具有0000～1001共10個工作狀態(tài)，工作時若能跳過3個狀態(tài)就能構(gòu)成七進制計數(shù)器，如圖19.32所示。

2.用置位法構(gòu)成任意進制計數(shù)器78圖19.32狀態(tài)示意圖圖19.32狀態(tài)示意圖79 根據(jù)74LS160的功能可知，預(yù)置過程需在CP時鐘的控制下完成，則可選擇兩種方案，分別如圖19.33(a)、(b)所示。

根據(jù)74LS160的功能可知，預(yù)置過程需在CP時鐘的控制80圖19.33例19.4電路圖(a)電路方案一；(b)電路方案二圖19.33例19.4電路圖81

3.利用計數(shù)器的級聯(lián)獲得大容量N進制計數(shù)器 例19.5試用兩片同步十進制加法計數(shù)器74LS160構(gòu)成一個同步百進制計數(shù)器。 解因74LS160是十進制計數(shù)器，所以兩級串接后10×10恰好是百進制計數(shù)器，如圖19.34所示。

3.利用計數(shù)器的級聯(lián)獲得大容量N進制計數(shù)器 例19.82圖19.34例19.5電路

圖19.34例19.5電路

83 例19.6試用兩片4位二進制同步加法計數(shù)器74LS161構(gòu)成五十進制的計數(shù)器。 解因74LS161是4位二進制同步加法計數(shù)器，構(gòu)成五十進制計數(shù)器選擇10×5（或5×10）即第一片為十進制，第二片為五進制，則兩片串聯(lián)后可構(gòu)成五十進制計數(shù)器，如圖19.35所示。 例19.6試用兩片4位二進制同步加法計數(shù)器74