EDA復(fù)習(xí)資料大全

1．一般把EDA技術(shù)的發(fā)展分為MOS時(shí)代、MOS時(shí)代和

ASIC三個(gè)階段。2．EDA設(shè)計(jì)流程包括

設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、實(shí)際設(shè)計(jì)檢驗(yàn)和

下載編程四個(gè)步驟。3．EDA設(shè)計(jì)輸入主要包括圖形輸入、HDL文本輸入和狀態(tài)機(jī)輸入。4．時(shí)序仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真,因此又稱為功能仿真。

5．VHDL的數(shù)據(jù)對象包括變量、常量和信號，它們是用來存放各種類型數(shù)據(jù)的容器。6．圖形文件設(shè)計(jì)結(jié)束后一定要通過仿真，檢查設(shè)計(jì)文件是否正確。7．以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下到FPGA

和CPLD芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。8．MAX+PLUS的文本文件類型是（后綴名）.VHD。9．在PC上利用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在根目錄下進(jìn)行，必須在根目錄為設(shè)計(jì)建立一個(gè)工程目錄。10．VHDL源程序的文件名應(yīng)與實(shí)體名相同，否則無法通過編譯二、名詞解釋，寫出下列縮寫的中文（或者英文）含義：

1.FPGAField－ProgrammableGateArray現(xiàn)場可編程門陣列2VHDLVery-High-SpeedIntegratedCircuitHardwareDescriptionLanguage)甚高速集成電路硬件描述語言3

HDLHardwareDescriptionLanguage硬件描述語言5CPLDComplexProgrammableLogicDevice復(fù)雜可編程邏輯器件6PLDProgrammableLogicDevice可編程邏輯器件7

GALgenericarraylogic通用陣列邏輯

8.

LABLogicArrayBlock邏輯陣列塊9.CLBConfigurableLogicBlock可配置邏輯模塊10EABEmbeddedArrayBlock嵌入式陣列塊11SOPCSystem-on-a-Programmable-Chip可編程片上系統(tǒng)

12.LUTLook-UpTable查找表13.

JTAGJointTestActionGroup聯(lián)合測試行為組織

14.IPIntellectualProperty知識產(chǎn)15ASICApplicationSpecificIntegratedCircuits專用集成電路16ISPInSystemProgrammable在系統(tǒng)可編程17ICRInCircuitRe-config在電路可重構(gòu)18RTLRegisterTransferLevel寄存器傳輸19EDAElectronicDesignAutomation電子設(shè)計(jì)自動化1、FPGA結(jié)構(gòu)一般分為三部分：可編程邏輯塊（CLB）、可編程I/O模塊和可編程內(nèi)部連線。2、CPLD的內(nèi)部連線為連續(xù)式布線互連結(jié)構(gòu)，任意一對輸入、輸出端之間的延時(shí)是固定；FPGA的內(nèi)部連線為分段式布線互連結(jié)構(gòu)，各功能單元間的延時(shí)不定(不可預(yù)測)。3、大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，其中CPLD通過可編程乘積項(xiàng)邏輯實(shí)現(xiàn)其邏輯功能?；赟RAM的FPGA器件，每次上電后必須進(jìn)行一次配置。FPGA內(nèi)部陣列的配置一般采用在電路可重構(gòu)技術(shù)，編程數(shù)據(jù)保存在靜態(tài)存儲器(SRAM)，掉電易失。4、目前世界上有十幾家生產(chǎn)CPLD/FPGA的公司，最大的兩家是：Altera，Xilinx。5、硬件描述語言(HDL)是EDA技術(shù)的重要組成部分，是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言，它的種類很多，如VHDL、VerilogHDL、AHDL6、WHEN_ELSE條件信號賦值語句和IF_ELSE順序語句的異同：*WHEN_ELSE條件信號賦值語句中無標(biāo)點(diǎn)，只有最后有分號；必須成對出現(xiàn)；是并行語句，必須放在結(jié)構(gòu)體中。*IF_ELSE順序語句中有分號；是順序語句，必須放在進(jìn)程中7、可編程邏輯器件設(shè)計(jì)輸入有原理圖輸入、硬件描述語言輸入和波形輸入三種方式。原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。硬件描述語言的突出優(yōu)點(diǎn)是：*語言與工藝的無關(guān)性；語言的公開可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)；*具有很強(qiáng)邏輯描述和仿真功能，而且輸入效率高，在不同設(shè)計(jì)輸入庫之間的轉(zhuǎn)換非常方便，用不著對底層的電路和PLD結(jié)構(gòu)的熟悉。8、用VHDL/VeilogHDL語言開發(fā)可編程邏輯電路的完整流程：文本編輯→功能仿真→邏輯綜合→布局布線→時(shí)序仿真。*所謂綜合，就是根據(jù)設(shè)計(jì)功能和實(shí)現(xiàn)該設(shè)計(jì)的約束條件(如面積、速度、功耗和成本等)，將設(shè)計(jì)輸入轉(zhuǎn)換成滿足要求的電路設(shè)計(jì)方案，該方案必須同時(shí)滿足與其的功能和約束條件。綜合的過程也是設(shè)計(jì)目標(biāo)的優(yōu)化過程，其目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，供布局布線使用，網(wǎng)表中包含了目標(biāo)器件中的邏輯單元和互連的信息。*布局布線就是根據(jù)設(shè)計(jì)者指定的約束條件(如面積、延時(shí)、時(shí)鐘等)、目標(biāo)器件的結(jié)構(gòu)資源和工藝特性，以最優(yōu)的方式對邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連，完成實(shí)現(xiàn)方案(網(wǎng)表)到使實(shí)際目標(biāo)器件(FPGA或CPLD)的變換。9、基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→功能仿真→綜合→適配→時(shí)序仿真→編程下載→硬件測試。*綜合是EDA設(shè)計(jì)的關(guān)鍵步驟，綜合就是將電路的高級語言轉(zhuǎn)換成低級的，可與FPGA/CPLD相映射的功能網(wǎng)表文件。為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。

10、構(gòu)成一個(gè)完整的VHDL語言程序的五個(gè)基本結(jié)構(gòu)：實(shí)體(ENTITY)、結(jié)構(gòu)體(ARCHITECURE)、配置(CONFIGURATION)、庫(LIBRARY)、程序包(PACKAGE)。*實(shí)體的由實(shí)體說明和結(jié)構(gòu)體兩部分組成。實(shí)體說明部分用于描述所設(shè)計(jì)系統(tǒng)的外部端口信號和參數(shù)的屬性和設(shè)置，而結(jié)構(gòu)體部分則定義了設(shè)計(jì)單元的具體功能、行為、數(shù)據(jù)流程或內(nèi)部結(jié)構(gòu)。*結(jié)構(gòu)體的三種描述方式，即行為級描述、數(shù)據(jù)流級描述和結(jié)構(gòu)級描述。*結(jié)構(gòu)體通常由結(jié)構(gòu)體名稱、定義語句和并行處理語句構(gòu)成。*程序包用于存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。*庫用于存放已編譯的實(shí)體、結(jié)構(gòu)體、程序包和配置，可以通過其目錄進(jìn)行查詢和調(diào)用。在VHDL語言中，可以存在多個(gè)不同的庫，但是庫與庫之間是獨(dú)立的，不能互相嵌套。它可由用戶生成或由ASIC芯片制造商提供，以便于在設(shè)計(jì)中為大家所共享。*庫用于存放已編譯的實(shí)體、結(jié)構(gòu)體、程序包和配置，可以通過其目錄進(jìn)行查詢和調(diào)用。在VHDL語言中，可以存在多個(gè)不同的庫，但是庫與庫之間是獨(dú)立的，不能互相嵌套。它可由用戶生成或由ASIC芯片制造商提供，以便于在設(shè)計(jì)中為大家所共享。常用庫：(1)IEEE庫：IEEE庫主要包括std_logic_1164、numeric_bit、numeric_std等程序包，還有一些程序包非IEEE標(biāo)準(zhǔn)，但并入IEEE庫，如std_logic_arich、std_logic_unsigned、std_logic_signed。使用IEEE程序包，必須聲明。(2)std庫：包含standardtextio程序包。Std庫符合IEEE標(biāo)準(zhǔn)，應(yīng)用中不必聲明。(3)work庫：用戶的VHDL設(shè)計(jì)先行工作庫。(4)vital庫：包含時(shí)序程序包vital_timing和vital_primitives。設(shè)計(jì)開發(fā)過程通常不用，每個(gè)設(shè)計(jì)實(shí)體都必須有各自完整的庫說明語句和use語句。Use語句的使用將使說明的程序包對本設(shè)計(jì)實(shí)體部分全部開放，即是可視的。11、VHDL的數(shù)據(jù)對象包括常量(constant)、

變量(varuable)

和

信號(signal)，它們是用來存放各種類型數(shù)據(jù)的容器。12、在VHDL的端口聲明語句中，端口方向包括in

、out

、buffer

、inout、linkage?！癇UFFER”為緩沖端口，與OUT類似，只是緩沖端口允許實(shí)體內(nèi)部使用該端口信號，它可以用于輸出，也可以用于端口信號的反饋。當(dāng)一個(gè)結(jié)構(gòu)體用“BUFFER”說明輸出端口時(shí)，與其連接的另一個(gè)結(jié)構(gòu)體的端口也要用BUFFER說明。以“LINKAGE”定義的端口不指定方向，無論哪個(gè)方向的信號都可以連接。13、VHDL的PROCESS（進(jìn)程）語句是由順序語句

組成的，但其本身卻是并行語句

。14、VHDL的子程序有

過程(PROCEDURE)

和

函數(shù)(FUNCTION)

兩種類型,具有可重載性特點(diǎn)。15、圖形文件的擴(kuò)展名是.bdf；矢量波形文件的擴(kuò)展名是.vwf；使用VHDL語言，文本設(shè)計(jì)文件的擴(kuò)展名是.vhd；自建元件圖形符號文件的擴(kuò)展名.bsf；資源分配說明文件擴(kuò)展名.qsf，用文本打開它可以修改引腳編號；邏輯綜合會生成．edf文件；雙擊.qpf文件可啟動QuartusII并打開已有工程。16、圖形編輯中模塊間的連線有三種形式：節(jié)點(diǎn)線、總線和管道線17、Quartus編譯器編譯FPGA工程最終生產(chǎn)兩種不同用途的文件，它們分別是.sof和.pof。sof是SRAMObjectFile，下載到FPGA中，斷電丟失。pof是ProgrammerObjectFile，下載到配置芯片中，上電重新配置FPGA。18、FPGA過程中的仿真有三種：行為仿真、邏輯仿真、時(shí)序仿真。19、IP核在EDA技術(shù)和開發(fā)中占有很重要地位，提供VHDL硬件描述語言功能塊，但不涉及實(shí)現(xiàn)該功能模塊的具體電路的IP核為軟件IP。一．問答題1信號賦值語句在什么情況下作為并行語句？在什么情況下作順序語句？信號賦值和變量賦值符號分別是什么？兩種賦值符號有什么區(qū)別？信號賦值語句在進(jìn)程外作并行語句，并發(fā)執(zhí)行，與語句所處的位置無關(guān)。信號賦值語句在進(jìn)程內(nèi)或子程序內(nèi)做順序語句，按順序執(zhí)行，與語句所處的位置有關(guān)。信號賦值符號為“<=”變量賦值用“:=”。信號賦值符號用于信號賦值動作，不立即生效。變量，賦值符號用于變量賦值動作，立即生效。2進(jìn)程的敏感信號表指的是什么？簡述敏感信號表在進(jìn)程中的作用？進(jìn)程的“敏感信號表”也稱敏感表，是進(jìn)程的激活條件，可由一個(gè)或多個(gè)信號組成，各信號間以“，”號分隔。當(dāng)敏感信號表中的任一個(gè)信號有事件發(fā)生，即發(fā)生任意變化，此時(shí)，進(jìn)程被激活，進(jìn)程中的語句將從上到下逐句執(zhí)行一遍，當(dāng)最后一條語句執(zhí)行完畢之后，進(jìn)程即進(jìn)入等待掛起狀態(tài)，直到下一次敏感表中的信號有事件發(fā)生，進(jìn)程再次被激活，如此循環(huán)往復(fù)。3什么是庫、程序包、子程序、過程調(diào)用和函數(shù)調(diào)用？庫和程序包用來描述和保存元件、類型說明和子程序等，以便在其它設(shè)計(jì)中通過其目錄可查詢、調(diào)用。子程序由過程和函數(shù)組成。在子程序調(diào)用過程中，過程能返回多個(gè)變量，函數(shù)只能返回一個(gè)變量。若子程序調(diào)用的是一個(gè)過程，就稱為過程調(diào)用，若子程序調(diào)用的是一個(gè)函數(shù)，則稱為函數(shù)調(diào)用。過程調(diào)用、函數(shù)調(diào)用都是子程序調(diào)用。二、VHDL程序填空1.下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10IS PORT(CLK:INSTD_LOGIC; Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFCNT10IS SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN PROCESS(CLK) BEGIN IFCLK'EVENTANDCLK='1'THEN --邊沿檢測 IFQ1>10THEN Q1<=(OTHERS=>'0'); --置零 ELSE Q1<=Q1+1; --加1 ENDIF; ENDIF; ENDPROCESS; Q<=Q1;ENDbhv;2.下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbmuxIS PORT( sel:INSTD_LOGIC; A,B:INSTD_LOGIC_VECTOR(7DOWNTO0); Y :OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDbmux;ARCHITECTUREbhvOFbmuxISBEGIN y<=Awhensel='1'ELSEB;ENDbhv;三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問題LIBRARYIEEE; --1USEIEEE.STD_LOGIC_1164.ALL; --2ENTITYLED7SEGIS --3PORT( A :INSTD_LOGIC_VECTOR(3DOWNTO0); --4 CLK :INSTD_LOGIC; --5 LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0)); --6ENDLED7SEG; --7ARCHITECTUREoneOFLED7SEGIS --8 SIGNALTMP:STD_LOGIC; --9BEGIN --10 SYNC:PROCESS(CLK,A) --11 BEGIN --12 IFCLK'EVENTANDCLK='1'THEN --13 TMP<=A; --14 ENDIF; --15 ENDPROCESS; --16 OUTLED:PROCESS(TMP) --17 BEGIN --18 CASETMPIS --19 WHEN"0000"=>LED7S<="0111111"; --20 WHEN"0001"=>LED7S<="0000110"; --21 WHEN"0010"=>LED7S<="1011011"; --22 WHEN"0011"=>LED7S<="1001111"; --23 WHEN"0100"=>LED7S<="1100110"; --24 WHEN"0101"=>LED7S<="1101101"; --25 WHEN"0110"=>LED7S<="1111101"; --26 WHEN"0111"=>LED7S<="0000111"; --27 WHEN"1000"=>LED7S<="1111111"; --28 WHEN"1001"=>LED7S<="1101111"; --29 ENDCASE; --30 ENDPROCESS; --31ENDone; --32在程序中存在兩處錯(cuò)誤，試指出，并說明理由：第14行TMP附值錯(cuò)誤第29與30行之間，缺少WHENOTHERS語句修改相應(yīng)行的程序：錯(cuò)誤1 行號：9程序改為：TMP:STD_LOGIC_VECTOR(3DOWNTO0);錯(cuò)誤2 行號：29程序改為：該語句后添加WHENOTHERS=>LED7S<="0000000";二．改錯(cuò)題1.已知sel為STD_LOGIC_VECTOR(1DOWNTO0)類型的信號，而a、b、c、d、q均為STD_LOGIC類型的信號，請判斷下面給出的CASE語句程序片段：CASEselISWHEN“00”=>q<=a；WHEN“01”=>q<=b；WHEN“10”=>q<=c；WHEN“11”=>q<=d；ENDCASE；答案：CASE語句缺“WHENOTHERS”語句。2.已知data_in1,data_in2為STD_LOGIC_VECTOR(15DOWNTO0)類型的輸入端口，data_out為STD_LOGIC_VECTOR(15DOWNTO0)類型的輸出端口，add_sub為STD_LOGIC類型的輸入端口，請判斷下面給出的程序片段：LIBRARYIEEE；；ENTITYaddISPORT（data_in1,data_in2：ININTEGER；data_out：OUTINTEGER）；ENDadd；ARCHTECTUREadd_archOFaddISCONSTANTa:INTEGER<=2；BEGINdata_out<=(data_in1+data_in2)*a；ENDaddsub_arch；答案：常量聲明時(shí)賦初值的“<=”符號應(yīng)改用“:=”符號。3.已知Q為STD_LOGIC類型的輸出端口，請判斷下面的程序片段：ARCHITECTUREtest_archOFtestISBEGINSIGNALB：STD_LOGIC；Q<=B；ENDtest_arch答案：信號SIGNAL的聲明語句應(yīng)該放在BEGIN語句之前。4.已知A和Q均為BIT類型的信號，請判斷下面的程序片段：ARCHITECTUREarchtestOFtestISBEGINCASEAISWHEN‘0’=>Q<=‘1’；WHEN‘1’=>Q<=‘0’；ENDCASE；ENDarchtest；答案：CASE語句應(yīng)該存在于進(jìn)程PROCESS內(nèi)。四、閱讀下列VHDL程序，畫出原理圖（RTL級）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYHADIS PORT( a:INSTD_LOGIC; b:INSTD_LOGIC; c:OUTSTD_LOGIC; d:OUTSTD_LOGIC );ENDENTITYHAD;ARCHITECTUREfh1OFHADISBEGIN c<=NOT(aNANDb); d<=(aORb)AND(aNANDb);ENDARCHITECTUREfh1;五、請按題中要求寫出相應(yīng)VHDL程序帶計(jì)數(shù)使能的異步復(fù)位計(jì)數(shù)器輸入端口： clk 時(shí)鐘信號rst 異步復(fù)位信號en 計(jì)數(shù)使能load 同步裝載data （裝載）數(shù)據(jù)輸入，位寬為10輸出端口： q 計(jì)數(shù)輸出，位寬為10LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT1024IS PORT( CLK,RST,EN,LOAD :INSTD_LOGIC; DATA:INSTD_LOGIC_VECTOR(9DOWNTO0); Q:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCNT1024;ARCHITECTUREONEOFCNT1024ISBEGIN PROCESS(CLK,RST,EN,LOAD,DATA) VARIABLEQ1:STD_LOGIC_VECTOR(9DOWNTO0); BEGIN IFRST='1'THEN Q1:=(OTHERS=>'0'); ELSIFCLK='1'ANDCLK'EVENTTHEN IFLOAD='1'THEN Q1:=DATA; ELSE IFEN='1'THEN Q1:=Q1+1; ENDIF; ENDIF; ENDIF; Q<=Q1; ENDPROCESS;ENDONE;看下面原理圖，寫出相應(yīng)VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTRI_STATEIS PORT( E,A:INSTD_LOGIC; Y:INOUTSTD_LOGIC; B:OUTSTD_LOGIC);ENDTRI_STATE;ARCHITECTUREBEHAVOFTRI_STATEISBEGIN PROCESS(E,A,Y) BEGIN IFE='0'THEN B<=Y; Y<='Z'; ELSE B<='Z'; Y<=A; ENDIF; ENDPROCESS;ENDBEHAV;六、綜合題下圖是一個(gè)A/D采集系統(tǒng)的部分，要求設(shè)計(jì)其中的FPGA采集控制模塊，該模塊由三個(gè)部分構(gòu)成：控制器（Control）、地址計(jì)數(shù)器（addrcnt）、內(nèi)嵌雙口RAM（adram）?？刂破鳎╟ontrol）是一個(gè)狀態(tài)機(jī)，完成AD574的控制，和adram的寫入操作。Adram是一個(gè)LPM_RAM_DP單元，在wren為’1’時(shí)允許寫入數(shù)據(jù)。試分別回答問題下面列出了AD574的控制方式和控制時(shí)序圖AD574邏輯控制真值表（X表示任意）CECSRCK12_8A0工作狀態(tài)0XXXX禁止X1XXX禁止100X0啟動12位轉(zhuǎn)換100X1啟動8位轉(zhuǎn)換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨4個(gè)0有效AD574工作時(shí)序：要求AD574工作在12位轉(zhuǎn)換模式，K12_8、A0在control中如何設(shè)置K12_8為‘1’，A0為‘0’試畫出control的狀態(tài)機(jī)的狀態(tài)圖類似書上圖8-4對地址計(jì)數(shù)器模塊進(jìn)行VHDL描述輸入端口：clkinc 計(jì)數(shù)脈沖 cntclr 計(jì)數(shù)器清零輸出端口：rdaddr RAM讀出地址，位寬10位libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityaddr_cntis port( clkinc,cntclr:instd_logic; wraddr:outstd_logic_vector(9downto0));endaddr_cnt;architectureoneofaddr_cntis signaltmp:std_logic_vector(9downto0);begin process(clkinc,cntclr) begin ifclkinc'eventandclkinc='1'then ifcntclr='1'then tmp<=(others=>'0'); else tmp<=tmp+1; endif; endif; endprocess; wraddr<=tmp;endone;根據(jù)狀態(tài)圖，試對control進(jìn)行VHDL描述libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycontrolis port( addata:instd_logic_vector(11downto0); status,clk:instd_logic; cs,ce,a0,rc,k12_8,clkinc:outstd_logic; rddata:outstd_logic_vector(11downto0));endcontrol;architecturebehavofcontrolis typecon_stis(s0,s1,s2,s3,s4); signalcst,nst:con_st; signallock:std_logic; signalreg12:std_logic_vector(11downto0);begin a0<='0'; k12_8<='1'; ce<='1'; cs<='0'; REGP:process(clk) begin ifclk'eventandclk='1'then cst<=nst; endif; endprocess; COMP:process(cst,status,addata) begin case(cst)is whens0=>rc<='1';lock<='0';nst<=s1; whens1=>rc<='0';lock<='0';nst<=s2; whens2=>ifstatus='1'thennst<=s3;endif; rc<='1';lock<='0'; whens3=>rc<='1';lock<='1';nst<=s4; whens4=>rc<='1';lock<='0';nst<=s0; whenothers=>nst<=s0; endcase; endprocess; LOCKP:process(lock) begin iflock='1'andlock'eventthen reg12<=addata; endif; endprocess; rddata<=reg12; clkinc<=lock;--(或者為NOTLOCK，延后半個(gè)時(shí)鐘)endbehav;已知adram的端口描述如下 ENTITYadramIS PORT ( data :INSTD_LOGIC_VECTOR(11DOWNTO0);--寫入數(shù)據(jù) wraddress:INSTD_LOGIC_VECTOR(9DOWNTO0);--寫入地址 rdaddress:INSTD_LOGIC_VECTOR(9DOWNTO0);--讀地址 wren :INSTD_LOGIC:='1';--寫使能 q :OUTSTD_LOGIC_VECTOR(11DOWNTO0)--讀出數(shù)據(jù) );ENDadram; 試用例化語句，對整個(gè)FPGA采集控制模塊進(jìn)行VHDL描述libraryieee;useieee.std_logic_1164.all;entitydacois port( clk,cntclr,status:instd_logic; addata:instd_logic_vector(11downto0); rdaddr:instd_logic_vector(9downto0); cs,ce,a0,rc,k12_8:outstd_logic; rddata:outstd_logic_vector(11downto0));enddaco;architectureoneofdacois componentcontrolis port( addata:instd_logic_vector(11downto0); status,clk:instd_logic; cs,ce,a0,rc,k12_8,clkinc:outstd_l