模塊七 組合邏輯電路分析與測試

模塊七

組合邏輯電路分析與測試課題7.1邏輯代數(shù)基礎(chǔ)及基本邏輯門電路測試課題7.2組合邏輯電路的分析與設(shè)計課題7.3常見中規(guī)模組合邏輯電路芯片功能及應(yīng)用7.1邏輯代數(shù)基礎(chǔ)及基本邏輯門電路測試知識與技能要點模擬信號與數(shù)字信號的區(qū)別，數(shù)字電路的分類；數(shù)制和碼制及其相互轉(zhuǎn)化，計算機中數(shù)的表示方法；邏輯代數(shù)的各種定律、定理及邏輯函數(shù)的正確表示方法；邏輯函數(shù)的化簡方法，應(yīng)用布爾代數(shù)去分析和設(shè)計簡單的數(shù)字邏輯電路；集成邏輯門電路的種類及其特點和應(yīng)用。

7.1.1數(shù)字電路基礎(chǔ)和計數(shù)體制的學(xué)習(xí)

模擬式儀表指示參數(shù)一般用指針偏轉(zhuǎn)角度大小來表示，指示讀數(shù)較困難，準(zhǔn)確性也較差，而數(shù)字式儀表與模擬式儀表的顯示方式不同，可直接用數(shù)字表示數(shù)據(jù)的真實值，它是由數(shù)字電路實現(xiàn)的。模擬式萬用表數(shù)字式萬用表1.數(shù)字電路基礎(chǔ)(1)模擬信號與數(shù)字信號的區(qū)別

諸如溫度、壓力、速度等量的轉(zhuǎn)換信號，數(shù)值上具有隨時間連續(xù)變化的特點，習(xí)慣上人們把這類信號稱為模擬信號。

對模擬信號接收、處理和傳遞的電子電路稱模擬電路。如放大電路、濾波器、信號發(fā)生器等。模擬電路是實現(xiàn)模擬信號的產(chǎn)生、放大、處理、控制等功能的電路，模擬電路注重的是電路輸出、輸入信號間的大小和相位關(guān)系。

在兩個穩(wěn)定狀態(tài)之間作階躍式變化的信號稱為數(shù)字信號，數(shù)字信號在時間上和數(shù)值上都是離散的。用來實現(xiàn)數(shù)字信號的產(chǎn)生、變換、運算、控制等功能的電路稱為數(shù)字電路。數(shù)字電路注重的是二值信息輸入、輸出之間的邏輯關(guān)系。模擬信號與數(shù)字信號的區(qū)別模擬信號數(shù)字信號在時間上和數(shù)值上連續(xù)的信號在時間上和數(shù)值上不連續(xù)的（即離散的）信號例：電視的圖像和伴音信號、由某種物理量（如溫度、壓力）轉(zhuǎn)化成的電信號例：電子表的秒信號、由計算機鍵盤輸入到計算機的信號、生產(chǎn)中自動記錄零件個數(shù)的計數(shù)信號等1.數(shù)字電路基礎(chǔ) （2）數(shù)字電路的分類

①按電路結(jié)構(gòu)不同：可分為分立元件電路和集成電路兩大類。根據(jù)集成密度不同，數(shù)字集成電路可分為小規(guī)模（SSI，每片數(shù)十器件）、中規(guī)模（MSI，每片數(shù)百器件）、大規(guī)模（LSI，每片數(shù)千器件）和超大規(guī)模（VLSI，每片器件數(shù)目大于1萬）數(shù)字集成電路。 ②按所用器件制作工藝的不同：可分為雙極型（TTL型）和單極型（MOS型）兩類。 ③按照電路的結(jié)構(gòu)和工作原理的不同：可分為組合邏輯電路和時序邏輯電路兩類。1.數(shù)字電路基礎(chǔ) （3）數(shù)字電路的優(yōu)點

數(shù)字電路的工作信號是二進(jìn)制信息，它設(shè)計方便，成本低廉，便于集成和系列化生產(chǎn)，同時工作可靠，穩(wěn)定性好，精度高，速度快，抗干擾能力強。另外，數(shù)字電路的模塊化開放性結(jié)構(gòu)使其功率損耗低，有利于維護(hù)和更新。2．?dāng)?shù)制與碼制

①進(jìn)位制：顧名思義，就是一種按進(jìn)位方式實現(xiàn)計數(shù)的制度。表示數(shù)時，僅用一位數(shù)碼往往不夠用，必須用進(jìn)位計數(shù)的方法組成多位數(shù)碼。多位數(shù)碼每一位的構(gòu)成以及從低位到高位的進(jìn)位規(guī)則稱為進(jìn)位計數(shù)制，簡稱進(jìn)位制。

②基數(shù)：進(jìn)位制的基數(shù)，就是在該進(jìn)位制中可能用到的數(shù)碼個數(shù)。如二進(jìn)制有0和1兩個數(shù)碼，其基數(shù)為2；十進(jìn)制有0～9九個數(shù)碼，其基數(shù)為10。

③位權(quán)（位的權(quán)數(shù)）：在某一進(jìn)位制的數(shù)中，每一位的大小都對應(yīng)著該位上的數(shù)碼乘上一個固定的數(shù)，這個固定的數(shù)就是這一位的權(quán)數(shù)。位權(quán)是各種計數(shù)制中基數(shù)的冪。（1）進(jìn)位計數(shù)制2．?dāng)?shù)制與碼制

十進(jìn)制二進(jìn)制八進(jìn)制十六進(jìn)制十進(jìn)制二進(jìn)制八進(jìn)制十六進(jìn)制000000081000108100011191001119200102210101012A300113311101113B401004412110014C501015513110115D601106614111016E701117715111117F2．?dāng)?shù)制與碼制

①非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)——按權(quán)展開求和。具體方法：將一非十進(jìn)制數(shù)按權(quán)展開成一多項式，每項是該位數(shù)碼與相應(yīng)權(quán)值之積，把此多項式中的數(shù)碼和權(quán)用等值十進(jìn)制數(shù)表示，所得結(jié)果就是轉(zhuǎn)換后該數(shù)的十進(jìn)制數(shù)。

例：(1111)2＝1×23＋1×22＋1×21＋1×20=(15)10(567)8

＝5×82＋6×81＋7×80=(375)10(5AD)16＝5×162＋10×161＋13×160=(1453)10(1110.011)2=1×23+1×22+1×21+0×20+0×2-1+1×2-2+1×2-3 =(14.375)10（2）不同數(shù)制間的轉(zhuǎn)換

②十進(jìn)制數(shù)轉(zhuǎn)換為非十進(jìn)制數(shù)。具體方法：將其整數(shù)部分和小數(shù)部分分別轉(zhuǎn)換，再將結(jié)果合并為目的數(shù)制形式。

a.整數(shù)部分的轉(zhuǎn)換：采用基數(shù)連除法（除基取余法）。即用目的數(shù)制的基數(shù)去除十進(jìn)制整數(shù)，第一次除得的余數(shù)為目的數(shù)的最低位，所得到的商再除以該基數(shù)，所得余數(shù)為目的數(shù)的次低位，依此類推，繼續(xù)上面的過程，直到商為0時，所得余數(shù)為目的數(shù)的最高位。

b.小數(shù)部分的轉(zhuǎn)換：采用基數(shù)連乘法（乘基取整法）。即用該小數(shù)乘目的數(shù)制的基數(shù)，第一次乘得的結(jié)果的整數(shù)部分為目的數(shù)小數(shù)的最高位，其小數(shù)部分再乘基數(shù)，所得的結(jié)果的整數(shù)部分為目的數(shù)小數(shù)的次最高位，依此類推，直到小數(shù)部分為0或達(dá)到要求精度為止。2．?dāng)?shù)制與碼制（2）不同數(shù)制間的轉(zhuǎn)換【例】將(44.375)10轉(zhuǎn)換成二進(jìn)制數(shù)。解：整數(shù)部分——除2取余法小數(shù)部分——乘2取整法

2．?dāng)?shù)制與碼制得出：(44.375)10＝(101100.011)22．?dāng)?shù)制與碼制

（2）不同數(shù)制間的轉(zhuǎn)換

③二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制或十六進(jìn)制數(shù)：將二進(jìn)制數(shù)由小數(shù)點開始，整數(shù)部分向左，小數(shù)部分向右，轉(zhuǎn)換為八進(jìn)制時每3位分成一組，轉(zhuǎn)換為十六進(jìn)制時每4位分成一組，不夠位補零，則每組二進(jìn)制數(shù)便對應(yīng)1位八進(jìn)制或十六進(jìn)制數(shù)。例：（101101.1001)2=(101,101.100,100)2=(55.44)8

=(10,1101.1001)2=(2D.9)16

2．?dāng)?shù)制與碼制（2）不同數(shù)制間的轉(zhuǎn)換

④八進(jìn)制數(shù)、十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)：將每位八進(jìn)制數(shù)用3位二進(jìn)制數(shù)表示，每位十六進(jìn)制數(shù)用4位二進(jìn)制數(shù)表示即可。

(27.46)8=(10111.10011)2

(17.98)16=(10111.10011)2

2．?dāng)?shù)制與碼制

（3）二進(jìn)制代碼

數(shù)字系統(tǒng)只能識別0和1，怎樣才能表示更多的數(shù)碼、符號、字母呢？用編碼可以解決此問題。所謂編碼就是用一定規(guī)則組合而成的若干位二進(jìn)制碼來表示數(shù)或字符（字母或符號）。用于表示十進(jìn)制數(shù)碼、字母、符號等信息的一定位數(shù)的二進(jìn)制數(shù)稱為二進(jìn)制代碼。

①二-十進(jìn)制代碼：用4位二進(jìn)制數(shù)來表示十進(jìn)制數(shù)中的0-9十個數(shù)碼，簡稱BCD碼。用4位自然二進(jìn)制碼中的前十個碼字來表示十進(jìn)制數(shù)碼，因各位的權(quán)值依次為8、4、2、1，故稱8421BCD碼，屬于有權(quán)碼；同理，2421碼（5421碼）的權(quán)值依次為2（5）、4、2、1，也屬于有權(quán)碼；余3碼由8421碼加0011得到，屬于無權(quán)碼。

2．?dāng)?shù)制與碼制

（3）二進(jìn)制代碼

②可靠性代碼

a．格雷碼（葛萊碼、循環(huán)碼）：格雷碼是一種循環(huán)碼，其特點是任何相鄰的兩個碼字，僅有一位代碼不同，其他位相同。

b．奇偶校驗碼：是在計算機存儲器中廣泛采用的可靠性代碼，它由若干個信息位加一個校驗位所構(gòu)成，其中校驗位的取值將使整個代碼（包括信息位和校驗位）中“1”的個數(shù)為奇數(shù)或偶數(shù)。若“1”的個數(shù)為奇數(shù)稱為奇性校驗；若“1”的個數(shù)為偶數(shù)，稱為偶校驗。

十進(jìn)制數(shù)8421碼余3碼2421（A）碼2421（B）碼5421碼格雷碼0123456789權(quán)000000010010001101000101011001111000100184210011010001010110011110001001101010111100無權(quán)0000000100100011010001010110011111101111242100000001001000110100101111001101111011112421000000010010001101001000100110101011110054210000000100110010011001110101010011001101無權(quán)

常用BCD碼和格雷碼的表示2．?dāng)?shù)制與碼制

在計算機中，數(shù)據(jù)是以補碼的形式被存儲的，所以補碼在計算機語言的教學(xué)中有比較重要的地位，而講解補碼必然涉及到原碼、反碼。原碼、反碼和補碼是把符號位和數(shù)值位一起編碼的表示方法，也是機器中數(shù)的表示方法，這樣表示的“數(shù)”便于機器的識別和運算。

①原碼：原碼的最高位是符號位，數(shù)值部分為原數(shù)的絕對值，一般機器碼的后面加字母B。如：[＋0]原=00000000B[－0]原=10000000B[＋127]原=01111111B[－127]原=11111111B顯然，8位二進(jìn)制原碼的表示范圍為：－127~127。

（4）數(shù)的原碼、反碼和補碼2．?dāng)?shù)制與碼制

②反碼：正數(shù)的反碼與其原碼相同，負(fù)數(shù)的反碼是對其原碼逐位取反所得，在取反時注意符號位不能變。如：[＋0]反=00000000B [－0]反=11111111B[＋127]反=01111111B [－127]反=10000000B顯然，8位二進(jìn)制反碼的表示范圍為：－127~127。

③補碼：正數(shù)的補碼與其原碼相同，負(fù)數(shù)的補碼是在其反碼的末位加1，符號位不變。如：補碼的數(shù)“0”只有一種形式，即[0]補=00000000B[＋127]補=01111111B [-128]補=10000001B顯然，8位二進(jìn)制補碼的表示范圍為：127~127。

（4）數(shù)的原碼、反碼和補碼二進(jìn)制整數(shù)原碼反碼補碼+0000000000000000+0001000100010001+0010001000100010+0011001100110011+0100010001000100+0101010101010101+0110011001100110+0111011101110111-0000100011110000-0001100111101111-0010101011011110-0011101111001101-0100110010111100-0101110110101011-0110111010011010-0111111110001001-1000------10002．?dāng)?shù)制與碼制

④原碼、補碼、反碼三者的比較對原碼、補碼、反碼三者進(jìn)行比較，可以看出它們之間既有共同點，又有不同之處：

a.對于正數(shù)，三種碼的表示形式一樣；對于負(fù)數(shù)，三種碼的表示形式不一樣。b.三種碼最高位都是符號位，０表示正數(shù)，１表示負(fù)數(shù)。根據(jù)定義，原碼和反碼各有兩種０的表示形式，而補碼表示０有唯一的形式。c.原碼和反碼表示的數(shù)的范圍是相對于０對稱的，表示的范圍也相同。而補碼表示的數(shù)的范圍相對于０是不對稱的，表示的范圍和原碼、反碼也不同。

（4）數(shù)的原碼、反碼和補碼7.1.2基本邏輯關(guān)系和邏輯代數(shù)的認(rèn)識和處理

事件發(fā)生的條件與結(jié)果之間應(yīng)遵循的規(guī)律稱為邏輯。一般來講，事件的發(fā)生條件與產(chǎn)生的結(jié)果均為有限個狀態(tài)，每一個和結(jié)果有關(guān)的條件都有滿足或不滿足的可能，在邏輯中可以用“1”或“0”表示。顯然，邏輯關(guān)系中的1和0并不是體現(xiàn)的數(shù)值大小，而是體現(xiàn)的某種邏輯狀態(tài)。

日常生活中我們會遇到很多結(jié)果完全對立而又相互依存的事件，如開關(guān)的通斷、電位的高低、信號的有無、工作和休息等，顯然這些都可以表示為二值變量的“邏輯”關(guān)系。如果我們在邏輯關(guān)系中用“1”表示高電平，“0”表示低電平，就是正邏輯；如果用“1”表示低電平，“0”表示高電平則為負(fù)邏輯。

任何事物的因果關(guān)系均可用邏輯代數(shù)中的邏輯關(guān)系表示，這些邏輯關(guān)系也稱邏輯運算。

1.基本邏輯函數(shù)及運算

當(dāng)決定某事件的全部條件同時具備時，結(jié)果才會發(fā)生，這種因果關(guān)系叫做“與”邏輯，也稱為邏輯乘。（1)“與”邏輯關(guān)系

邏輯表達(dá)式中符號“·”表示邏輯“與”(或邏輯“乘”)，在不發(fā)生混淆時，此符號可略寫。與邏輯符號級別最高。+－USR0AB“與”邏輯電路F

A、B兩個開關(guān)是電路的輸入變量，是邏輯關(guān)系中的條件，燈F是輸出變量，是邏輯關(guān)系中的結(jié)果。當(dāng)只有一個條件具備時燈不會亮，只有A和B都閉合，即全部條件都滿足時燈才亮。這種關(guān)系可用邏輯函數(shù)式表示為：F=A·B（1）“與”邏輯關(guān)系A(chǔ)BCF00000010010001101000101011001111

“與”邏輯中輸入與輸出的一一對應(yīng)關(guān)系，不但可用邏輯乘公式F=A·B·C表示，還可以用表格形式列出，稱為真值表：

觀察“與”邏輯真值表，可以把輸入與輸出一一對應(yīng)的關(guān)系總結(jié)為“有0出0，全1出1”，這就是“與”邏輯實現(xiàn)的功能。

實現(xiàn)與邏輯的電路稱為與門，如圖為與門的邏輯符號?！芭c”門邏輯電路圖符號F

&AB（2)“或”邏輯關(guān)系當(dāng)決定某事件的全部條件都不具備時，結(jié)果不會發(fā)生，但只要一個條件具備，結(jié)果就會發(fā)生，這種因果關(guān)系叫做“或”邏輯，也稱為邏輯加。F=A+B式中“+”表示邏輯“或”(或邏輯“加”)，運算符級別比與低。

A、B兩個開關(guān)是電路的輸入變量，是邏輯關(guān)系中的條件，燈F是輸出變量，是邏輯關(guān)系中的結(jié)果。顯然燈亮的條件是A和B只要一個閉合，燈就會亮，全部不閉合時燈不會亮。用邏輯函數(shù)式表示這種關(guān)系：+－USR0FABABCF00000011010101111001101111011111

“或”邏輯中輸入與輸出一一對應(yīng)的關(guān)系，不但可用邏輯加公式F=A+B+C表示，也可以用真值表表達(dá)為：

觀察“或”邏輯真值表，可以把輸入與輸出的一一對應(yīng)關(guān)系總結(jié)為“有1出1，全0出0”。

實現(xiàn)或邏輯的電路稱為或門，或門的邏輯符號如下圖“或”門邏輯電路圖符號F

≥1AB（2)“或”邏輯關(guān)系（3)“非”邏輯關(guān)系

當(dāng)某事件相關(guān)條件不具備時，結(jié)果必然發(fā)生；但條件具備時，結(jié)果不會發(fā)生，這種因果關(guān)系叫做“非”邏輯，也稱為邏輯非。變量頭上的橫杠“－

”表示邏輯“非”，0非是1；1非是0。+－USR0F開關(guān)A是電路的輸入變量，是事件的條件，燈F是輸出變量，是事件的結(jié)果。條件不具備時開關(guān)A斷開，電源和燈構(gòu)成通路，燈F點亮。A

條件具備時開關(guān)A閉合，電源被開關(guān)短路，電燈不會亮。這種關(guān)系用邏輯函數(shù)式表示為：F=A

“或”邏輯中輸入與輸出一一對應(yīng)的關(guān)系，也可以用真值表表達(dá)為：

觀察“非”邏輯真值表，可以把輸入與輸出的一一對應(yīng)關(guān)系總結(jié)為“見0出1，見1出0”。

實現(xiàn)非邏輯的電路稱為非門，非門的邏輯符號如下圖“非”門邏輯電路圖符號F

1A（3)“非”邏輯關(guān)系（4）復(fù)合邏輯運算①“與非”邏輯關(guān)系：先與后非顯然，與非門電路的邏輯功能為：有0出1；全1出0與非門真值表F

&AB

1F一個與門和一個非門構(gòu)成與非門與門非門F

&AB與非門的邏輯電路圖符號BAF001101011110與非門的邏輯函數(shù)式為顯然，或非門電路的邏輯功能為：有1出0；全0出1或非門真值表F

≥1AB

1F一個或門和一個非門構(gòu)成或非門或門非門F

≥1AB或非門的邏輯電路圖符號BAF001100010110或非門的邏輯函數(shù)式為：②“或非”邏輯關(guān)系：先或后非（4）復(fù)合邏輯運算③“與或非”邏輯關(guān)系：先與、再或，再非邏輯功能：與門中只要有1個輸出為1，F(xiàn)即為0；兩個與門輸出均為0時，F(xiàn)全為1。F1

& AB兩個與門、一個或門和一個非門構(gòu)成與或非門與門非門與或非門的邏輯電路圖符號F2

& CD與門或門

& ABF

≥1

& CDF3

≥1

1F或非門的邏輯函數(shù)式為：（4）復(fù)合邏輯運算④“異或”運算F

=1AB異或門符號由異或門真值表可看出，其邏輯功能可描述為：相同出0，相異出1。異或門真值表BAF000101011110異或門邏輯式（4）復(fù)合邏輯運算F

=1AB同或門符號比較異或運算和同或運算真值表可知，異或函數(shù)與同或函數(shù)在邏輯上是互為反函數(shù)。其邏輯功能：相同出1，相異出0。⑤“同或”運算同或門真值表BAF001100010111同或門邏輯表達(dá)式：A

☉

BA

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B（4）復(fù)合邏輯運算2.邏輯代數(shù)及其化簡邏輯代數(shù)是按一定的邏輯關(guān)系進(jìn)行運算的代數(shù)，是分析和設(shè)計數(shù)字電路的數(shù)學(xué)工具。邏輯代數(shù)亦稱布爾代數(shù)、開關(guān)代數(shù)，是研究數(shù)字邏輯電路的基本工具。(1)邏輯代數(shù)的基本公式①邏輯常量運算公式A

☉

B與運算或運算非運算3.邏輯代數(shù)及其化簡

(1)邏輯代數(shù)的基本公式②邏輯變量、常量運算公式0-1律互補律等冪律雙重否定律3.邏輯代數(shù)及其化簡(2)邏輯代數(shù)的基本定律①與普通代數(shù)相似的定律交換律結(jié)合律分配律利用真值表很容易證明這些公式的正確性。如右表：ABA+BB+A00000111101111113.邏輯代數(shù)及其化簡

(2)邏輯代數(shù)的基本定律②吸收律還原律吸收律冗余律③摩根定律反演律（摩根定律）3.邏輯代數(shù)及其化簡

(3)邏輯代數(shù)的三個重要規(guī)則②反演規(guī)則：對于任何一個邏輯表達(dá)式Y(jié)，如果將表達(dá)式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，那么所得到的表達(dá)式就是函數(shù)Y的反函數(shù)Y（或稱補函數(shù)）。這個規(guī)則稱為反演規(guī)則。例如：①代入規(guī)則：任何一個含有變量A的等式，如果將所有出現(xiàn)A的位置（包括等式兩邊）都用同一個邏輯函數(shù)代替，則等式仍然成立。這個規(guī)則稱為代入規(guī)則。例如，已知等式，用函數(shù)Y=AC代替等式中的A，根據(jù)代入規(guī)則，等式仍然成立，即有：

3.邏輯代數(shù)及其化簡(3)邏輯代數(shù)的三個重要規(guī)則對偶規(guī)則的意義在于：如果兩個函數(shù)相等，則它們的對偶函數(shù)也相等。利用對偶規(guī)則,可以使要證明及要記憶的公式數(shù)目減少一半。例如：：③對偶規(guī)則：對于任何一個邏輯表達(dá)式Y(jié)，如果將表達(dá)式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，而變量保持不變，則可得到的一個新的函數(shù)表達(dá)式Y(jié)＇，Y＇稱為函Y的對偶函數(shù)。這個規(guī)則稱為對偶規(guī)則。例如：注意：在運用反演規(guī)則和對偶規(guī)則時，必須按照邏輯運算的優(yōu)先順序進(jìn)行：先算括號，接著與運算，然后或運算，最后非運算，否則容易出錯。

3.邏輯代數(shù)及其化簡(4)邏輯代數(shù)化簡法利用公式將多余項AB吸收掉化簡邏輯函數(shù)解…應(yīng)用或運算規(guī)律，括號內(nèi)為1…提取公因子AC

消去法利用公式例化簡邏輯函數(shù)解…提取公因子C…應(yīng)用反演律將非或變換為與非消去與項AB中的多余因子A…消去多余因子AB，實現(xiàn)化簡。

吸收法例3.邏輯代數(shù)及其化簡(4)邏輯代數(shù)化簡法

并項法利用公式把兩項并成一項進(jìn)行化簡。例化簡邏輯函數(shù)解…提取公因子A…應(yīng)用反演律將非與變換為或非…消去互非變量后，保留公因子A，實現(xiàn)并項。3.邏輯代數(shù)及其化簡(4)邏輯代數(shù)化簡法利用公式A=A(B+B)，為某一項配上所缺變量。配項運用分配律提取公因子④配項法應(yīng)用吸收律化簡例3.邏輯代數(shù)及其化簡(4)邏輯代數(shù)化簡法利用公式A=A(B+B)，為某一項配上所缺變量。配項法并項法⑤有時對邏輯函數(shù)表達(dá)式進(jìn)行化簡，可以幾種方法并用，綜合考慮。例3.卡諾圖（1）最小項和最小項表達(dá)式①最小項如果一個具有n個變量的邏輯函數(shù)的“與項”包含全部n個變量，每個變量以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這種“與項”被稱為最小項。對兩個變量A、B來說，可以構(gòu)成四個最小項；對三個變量A、B、C來說，可構(gòu)成八個最小項；同理，對n個變量來說，可以構(gòu)成2n個最小項。為了方便，最小項通常用符號mi表示，其中i是最小項的編號，是一個十進(jìn)制數(shù)。確定的方法是：首先將最小項中的變量按順序A、B、C…排列好，再將最小項中的原變量用1表示，反變量用0表示，這時它表示的二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)就是該最小項的編號。如：對三變量的最小項來說，ABC的編號是7符號用m7表示，的編號是5符號用m5表示。（1）最小項和最小項表達(dá)式②最小項表達(dá)式如果一個邏輯函數(shù)表達(dá)式是由最小項構(gòu)成的與或式，則這種表達(dá)式稱為邏輯函數(shù)的最小項表達(dá)式，也叫標(biāo)準(zhǔn)與或式。利用邏輯代數(shù)的基本定律，可以將任何一個邏輯函數(shù)變化成最基本的與或表達(dá)式，其中的與項均為最小項。這個基本的與或表達(dá)式稱為最小項表達(dá)式。如:為了簡便，可將上式記為:

（1）最小項和最小項表達(dá)式解:一般與或式

配項法標(biāo)準(zhǔn)與或式

簡化最小項表達(dá)式例:將邏輯函數(shù) 化為最小項表達(dá)式。(2)卡諾圖化簡法①卡諾圖:卡諾圖其實質(zhì)是真值表的一種特殊排列形式，二變量和三變量的卡諾圖如圖7-1-13、圖7-1-14所示。n個變量的邏輯函數(shù)有2n個最小項，每個最小項對應(yīng)一個小方格，所以，n個變量的卡諾圖由2n個小方格構(gòu)成，這些小方格按一定的規(guī)則排列。(2)卡諾圖化簡法分析卡諾圖可看出它有以下兩個特點：A.相鄰小方格和軸對稱小方格中的最小項只有一個因子不同，這種最小項稱為邏輯相鄰最小項；B.合并2k個邏輯相鄰最小項，可以消去k個邏輯變量。 在圖7-1-11卡諾圖的上邊線，用來表示小方格的列，第一列小方格表示A的非，第二列小方格表示A；變量B為另一組，表示在卡諾圖的左邊線，用來表示小方格的行，第一行小方格表示B的非，第二行小方格表示B。如果原變量用1表示，反變量用0表示，在卡諾圖上行和列的交叉處的小方格就是輸入變量取值對應(yīng)的最小項。如每個最小項用符號表示，則卡諾圖如圖7-1-11（b）所示，最小項也可以簡寫成編號，如圖7-1-11（c）所示。(2)卡諾圖化簡法②邏輯函數(shù)的卡諾圖表示用卡諾圖表示邏輯函數(shù)時，可分以下幾種情況考慮。A.利用真值表畫出卡諾圖如果已知邏輯函數(shù)的真值表，畫出卡諾圖是十分容易的。對應(yīng)邏輯變量取值的組合，函數(shù)值為1時，在小方格內(nèi)填1；函數(shù)值為0時，在小方格內(nèi)填0（也可以不填）。例如邏輯函數(shù)F1的真值表如表7-1-14所示，其對應(yīng)的卡諾圖如圖7-1-15所示。(2)卡諾圖化簡法C.通過一般與或式畫出卡諾圖有時邏輯函數(shù)是以一般與或式形式給出，在這種情況下畫卡諾圖時，可以將每個與項覆蓋的最小項對應(yīng)的小方格填1，重復(fù)覆蓋時，只填一次就可以了。對那些與項沒覆蓋的最小項對應(yīng)的小方格填0或者不填。B.利用最小項表達(dá)式畫出卡諾圖當(dāng)邏輯函數(shù)是以最小項形式給出時，可以直接將最小項對應(yīng)的卡諾圖小方格填1，其余的填0。這是因為任何一個邏輯函數(shù)等于其卡諾圖上填1的最小項之和。例如對三變量的邏輯函數(shù)：，其卡諾圖同樣如圖7-1-15所示.如果邏輯函數(shù)以其他表達(dá)式形式給出，如或與式、與或非、或與非形式，或者是多種形式的混合表達(dá)式，這時可將表達(dá)式變換成與或式再畫卡諾圖，也可以寫出表達(dá)式的真值表，利用真值表再畫出卡諾圖。(2)卡諾圖化簡法③用卡諾圖化簡邏輯函數(shù)的過程用卡諾圖表示出邏輯函數(shù)后，化簡可分成二步進(jìn)行：第一步是將填1的邏輯相鄰小方格圈起來，稱為卡諾圈。第二步是合并卡諾圈內(nèi)那些填1的邏輯相鄰小方格代表的最小項，并寫出最簡的邏輯表達(dá)式。

(2)卡諾圖化簡法A卡諾圈內(nèi)填1的邏輯相鄰小方格應(yīng)是2k。畫卡諾圈時應(yīng)注意：B填1的小方格可以處在多個卡諾圈中，但每個卡諾圈中至少要有一個填1的小方格在其他卡諾圈中沒有出現(xiàn)過。C為了保證能寫出最簡單的與或表達(dá)式，首先應(yīng)保證卡諾圈的個數(shù)最少（表達(dá)式中的與項最少），其次是每個卡諾圈中填1的小方格最多（與項中的變量最少）。由于卡諾圈的畫法在某些情況下不是唯一的，因此寫出的最簡邏輯表達(dá)式也不是唯一的。D如果一個填1的小方格不和任何其他填1的小方格相鄰，這個小方格也要用一個與項表示，最后將所有的與項或起來就是化簡后的邏輯表達(dá)式。(2)卡諾圖化簡法【例】已知邏輯函數(shù)的真值表如表所示，寫出邏輯函數(shù)的最簡與或表達(dá)式。解：首先根據(jù)真值表畫出卡諾圖，將填有1并具有相鄰關(guān)系的小方格圈起來，如圖所示，根據(jù)卡諾圖可寫出最簡與或表達(dá)式：例用卡諾圖化簡邏輯函數(shù)解（1）畫出給定邏輯函數(shù)的卡諾圖，如圖所示。（2）合并最小項：可將m2，m6，m14，m10合并得CD；m7，m15，m6，m14合并得BC；m5，m7合并得 ；m0，m2合并得 ；m9不能合并，仍保留。（3）寫出最簡與或表達(dá)式(2)卡諾圖化簡法對一個邏輯函數(shù)來說，如果針對邏輯變量的每一組取值，邏輯函數(shù)都有一個確定的值相對應(yīng)，則這類邏輯函數(shù)稱為完全描述邏輯函數(shù)。但是，從某些實際問題歸納出的邏輯函數(shù)，輸入變量的某些取值對應(yīng)的最小項不會出現(xiàn)或不允許出現(xiàn)，也就是說，這些輸入變量之間存在一定的約束條件。這些不會出現(xiàn)或不允許出現(xiàn)的最小項稱為約束項，其值恒為0。還有一些最小項，無論取值0還是取值1，對邏輯函數(shù)代表的功能都不會產(chǎn)生影響。這些取值任意的最小項稱為任意項。約束項和任意項統(tǒng)稱無關(guān)項，包含無關(guān)項的邏輯函數(shù)稱為非完全描述邏輯函數(shù)。無關(guān)最小項在邏輯表達(dá)式中用表示，在卡諾圖上用“φ”或“×”表示，化簡時既可代表0，也可代表1。⑤包含無關(guān)項的邏輯函數(shù)的化簡(2)卡諾圖化簡法【例】化簡三變量邏輯函數(shù)為最簡與或表達(dá)式。在化簡包含無關(guān)項的邏輯函數(shù)時，由于無關(guān)項可以加進(jìn)去，也可以去掉，都不會對邏輯函數(shù)的功能產(chǎn)生影響，因此利用無關(guān)項就可能進(jìn)一步化簡邏輯函數(shù)。解：首先根據(jù)邏輯表達(dá)式畫出F的卡諾圖，如圖所示。如果按不包含無關(guān)項化簡，最簡表達(dá)式為：當(dāng)有選擇地加入無關(guān)項后，可擴大卡諾圈的范圍，如圖，使表達(dá)式更簡練，成為：(2)卡諾圖化簡法

7.1.3集成門電路的認(rèn)識和使用注意事項分立元件構(gòu)成的門電路，不但元件多體積大，而且連線和焊點也太多，因而造成電路的可靠性較差。隨著電子技術(shù)的飛速發(fā)展及集成工藝的規(guī)?；a(chǎn)，目前分立元件門電路已經(jīng)被集成門電路所替代。如圖所示為74LS00四2輸入與非門、74LS02四2輸入或非門兩種門電路集成塊外觀圖，每個集成塊上小面積上卻集中了四個門電路，類似這種集成元件現(xiàn)在已被廣泛應(yīng)用。集成門電路與分立元件的門電路相比，不但體積小、重量輕、功耗小、速度快、可靠性高、而且成本較低、價格便宜，十分方便于安裝和調(diào)試。按導(dǎo)電類型和開關(guān)元件的不同，集成門電路可分為雙極型集成邏輯門和單極型集成邏輯門兩大類。

1．TTL集成電路邏輯電路的輸入端和輸出端都采用了半導(dǎo)體晶體管，稱之為Transistor-Transistor-Logic(晶體管-晶體管-邏輯電路)，簡稱為TTL，TTL集成邏輯門是目前應(yīng)用最廣泛的集成電路。

7.1.3集成門電路的認(rèn)識和使用注意事項

1．TTL集成電路

（1）TTL與非門①TTL與非門電路結(jié)構(gòu)如圖所示。②集成與非門電路引腳排列圖（頂視）如圖

1．TTL集成電路注：（74LS00內(nèi)含4個2輸入與非門，74LS20內(nèi)含2個4輸入與非門）

1．TTL集成電路（2）集電極開路與非門（OC門）①電路結(jié)構(gòu)與邏輯符號如圖所示。（2）集電極開路與非門（OC門）②作用：為解決一般TTL與非門不能線與而設(shè)計的。③功能：接入外接電阻R后：

1．TTL集成電路④應(yīng)用：（a）實現(xiàn)線與（b）驅(qū)動顯示器（c）實現(xiàn)電平轉(zhuǎn)換（3）TTL系列集成電路①74：標(biāo)準(zhǔn)系列，前面介紹的TTL門電路都屬于74系列，其典型電路與非門的平均傳輸時間tpd＝10ns，平均功耗P＝10mW。②74L：低功耗系列，其電路形式與74系列完全相同，只是借助增大電阻元件阻值將每門功耗降低到1mW，但平均延遲時間卻增大為33ns。

1．TTL集成電路③74H：高速系列，是在74系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時間tpd＝6ns，平均功耗P＝22mW。④74S：肖特基系列，是在74H系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時間tpd＝3ns，平均功耗P＝19mW。（3）TTL系列集成電路⑤74LS：低功耗肖特基系列，它是目前應(yīng)用最廣泛的TTL系列。它除了采用肖特基管外，又增加了電路中的電阻值，這樣不僅提高了工作速度，還降低了功耗，此系列的每門功耗約為2mW，每門平均延遲時間為9ns。⑥74AS：肖特基系列，是74S系列的后續(xù)產(chǎn)品，它降低了電路中的電阻值，提高了工作速度。此系列每門平均延遲時間為3ns，每門功耗約為8mW。

1．TTL集成電路⑦74ALS：低功耗肖特基系列，是74LS系列的后續(xù)產(chǎn)品。電路中不但采用了較高的電阻值，而且還改進(jìn)了生產(chǎn)工藝，縮小了內(nèi)部器件的尺寸，使得工作速度和功耗都進(jìn)一步得到了改善。此系列每門平均延遲時間為3.5ns，每門功耗約為1.2mW。（4）TTL集成電路邏輯門電路的使用注意事項①電源：對于各種集成電路，使用時一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件。②輸入端：數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下可并聯(lián)起來使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平。

1．TTL集成電路③輸出端：具有推拉輸出結(jié)構(gòu)的TTL門電路的輸出端不允許直接并聯(lián)使用。輸出端不允許直接接電源VCC或直接接地。（4）TTL集成電路邏輯門電路的使用注意事項①電源：對于各種集成電路，使用時一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件。②輸入端：數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下可并聯(lián)起來使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平。

1．TTL集成電路③輸出端：具有推拉輸出結(jié)構(gòu)的TTL門電路的輸出端不允許直接并聯(lián)使用。輸出端不允許直接接電源VCC或直接接地。（1）CMOS數(shù)字集成電路的特點①CMOS電路的工作速度比TTL電路的低。②CMOS帶負(fù)載的能力比TTL電路強。③CMOS電路的電源電壓允許范圍較大，約在3～18V，抗干擾能力比TTL電路強。④CMOS電路的功耗比TTL電路小得多。門電路的功耗只有幾個μW，中規(guī)模集成電路的功耗也不會超過100μW。⑤CMOS集成電路的集成度比TTL電路高。⑥CMOS電路容易受靜電感應(yīng)而擊穿，在使用和存放時應(yīng)注意靜電屏蔽，焊接時電烙鐵應(yīng)接地良好，尤其是CMOS電路多余不用的輸入端不能懸空，應(yīng)根據(jù)需要接地或接高電平。2．CMOS集成邏輯門電路（2）CMOS數(shù)字集成電路的系列①CMOS4000系列②高速CMOS電路系列（3）CMOS集成邏輯門的使用注意事項①電源：對于各種集成電路，使用時一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件。②輸入端：CMOS電路，多余的輸入端不允許懸空，否則電路將不能正常工作。③輸出端：輸出端不允許直接與電源VDD或與地（VSS）相連。2．CMOS集成邏輯門電路知識與技能要點組合邏輯電路的分析方法，組合邏輯電路的邏輯功能及測試；組合邏輯電路的設(shè)計方法；一般組合邏輯電路設(shè)計與測試。7.2組合邏輯電路的分析與設(shè)計

7.2.1

組合邏輯電路的分析

在實際中經(jīng)常將基本邏輯電路組合起來，構(gòu)成組合邏輯電路，以實現(xiàn)各種邏輯功能。在實驗室按如圖連接一個組合邏輯電路，請先用理論判斷該電路功能，然后驗證功能否實現(xiàn)，若未能實現(xiàn)，請分析找出其故障點并排除。 組合邏輯電路的特點是：輸出與輸入的關(guān)系具有即時性。即任意時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻前的電路狀態(tài)無關(guān)。1.組合邏輯電路的特點根據(jù)給定的邏輯電路，找出其輸出信號和輸入信號之間的邏輯關(guān)系，確定電路邏輯功能的過程叫做組合邏輯電路的分析。組合邏輯電路的一般分析步驟為：2．組合邏輯電路的一般分析步驟①根據(jù)已知邏輯電路圖用逐級遞推法寫出對應(yīng)的邏輯函數(shù)表達(dá)式；②用公式法或卡諾圖法對的寫出的邏輯函數(shù)式進(jìn)行化簡，得到最簡邏輯表達(dá)式；③根據(jù)最簡邏輯表達(dá)式，列出相應(yīng)的邏輯電路真值表；④根據(jù)真值表找出電路可實現(xiàn)的邏輯功能并加以說明，以理解電路的作用。【例】分析圖所示電路的邏輯功能。解：①寫邏輯表達(dá)式。應(yīng)用舉例②化簡。③列真值表。如表所示應(yīng)用舉例④分析功能：由真值表看出，當(dāng)輸入A、B、C中1的個數(shù)小于2時，輸出Y為1，否則為0。ABCY00010011010101101001101011001110【例】分析下圖所示電路的邏輯功能。解：①寫邏輯表達(dá)式。此電路有3個輸出端，要分別寫出邏輯表達(dá)式。

應(yīng)用舉例②列真值表。如表所示③分析功能：此電路是一位數(shù)值比較器，功能為：Y1=1：A＜B時；Y2=1：A=B時；Y3=1：A＞B時。ABY1Y2Y300010011001000111010應(yīng)用舉例

7.2.2

組合邏輯電路的設(shè)計

思考：有一名主裁判和兩名副裁判對運動員動作是否正確進(jìn)行裁決，當(dāng)主裁判和至少一名副裁判認(rèn)為動作正確（開關(guān)閉合）時，才能確定運動員動作正確，給出正確信號（點亮發(fā)光二極管），如何用門電路實現(xiàn)該功能。

1．定義：根據(jù)給定的邏輯功能，畫出實現(xiàn)該功能的邏輯電路的過程稱為組合邏輯電路的設(shè)計。①分析設(shè)計要求，確定邏輯變量：在進(jìn)行組合電路設(shè)計之前，要仔細(xì)分析設(shè)計要求，確定輸入、輸出邏輯變量并分別用“0”和“1”加以定義；②列真值表：在分析的基礎(chǔ)上列出真值表；2．組合邏輯電路設(shè)計的一般步驟③寫邏輯表達(dá)式：將真值表中輸出為1所對應(yīng)的各個最小項進(jìn)行邏輯加得到邏輯表達(dá)式(也可將輸出為0的各最小項進(jìn)行邏輯加，但所得的表達(dá)式應(yīng)為原輸出變量的非)。④化簡、變換邏輯函數(shù)：由真值表寫出的邏輯函數(shù)，可根據(jù)需要用卡諾圖法或代數(shù)法進(jìn)行化簡變換。此步的目的是為了使所形成的邏輯電路簡化或符合特定要求。⑤畫邏輯圖。根據(jù)化簡后的邏輯函數(shù)表達(dá)式，畫出符合要求的邏輯圖?！纠吭O(shè)計一個三人表決電路，最少二人同意結(jié)果才可通過，只有一人同意則結(jié)果被否定。試用與非門實現(xiàn)邏輯電路。解：①分析設(shè)計要求，確定邏輯變量：設(shè)A、B、C分別代表三個人，用Y表示表決結(jié)果。則根據(jù)題意A、B、C分別是電路的三個輸入端，同意為1，不同意為0。Y是電路的輸出端，通過為1，否定為0。應(yīng)用舉例②列真值表。如表所示。ABCY00000010010001111000101111011111③寫邏輯表達(dá)式。由真值表可知，能使表決通過，即Y為1所對應(yīng)的輸入變量最小項是：。故其表達(dá)式可寫為：④化簡，變換邏輯表達(dá)式。上式是最小項與或表達(dá)式，可進(jìn)行邏輯化簡，以得到最簡式。上式為最簡與或表達(dá)式，若要求用與非門表示，則可進(jìn)一步變換：應(yīng)用舉例⑤根據(jù)邏輯表達(dá)式畫邏輯電路圖：如圖所示。應(yīng)用舉例【例7】設(shè)計一個二進(jìn)制加法電路，要求有兩個加數(shù)輸入端、一個求和輸出端和一個進(jìn)位輸出端。解：①分析設(shè)計要求，確定邏輯變量：這是一個可完成一位二進(jìn)制加法運算的電路，設(shè)兩個加數(shù)分別為A和B，輸出和為S，進(jìn)位輸出為C。②列真值表：根據(jù)一位二進(jìn)制加法運算規(guī)則及所確定的邏輯變量，可列出真值表如表所示。ABSC0000011010101101應(yīng)用舉例③寫邏輯表達(dá)式：④畫邏輯電路圖：應(yīng)用舉例知識與技能要點

用中規(guī)模集成電路實現(xiàn)組合邏輯函數(shù)的方法；編碼器、譯碼器、數(shù)據(jù)選擇器等典型中規(guī)模組合邏輯標(biāo)準(zhǔn)器件功能，熟練查找各種信息、資料進(jìn)行芯片功能分析和應(yīng)用。7.3常見中規(guī)模組合邏輯電路芯片功能及應(yīng)用7.3常見中規(guī)模組合邏輯電路芯片功能及應(yīng)用如圖所示為一用組合邏輯電路組成的數(shù)字鐘，其中用到許多邏輯電路芯片，如第一排有六個數(shù)碼管，接下一排六個為譯碼器，下面一排并行的六個芯片為編碼器，它們在電路中承擔(dān)什么功能，又是如何工作的呢？ 實際應(yīng)用中有一些組合邏輯電路在各類數(shù)字系統(tǒng)中經(jīng)常大量地被使用。為了方便，目前已將這些電路的設(shè)計標(biāo)準(zhǔn)化，并由廠家制成了中、小規(guī)模單片集成電路產(chǎn)品，其中包括編碼器、譯碼器、數(shù)據(jù)選擇器、運算器、比較器、奇偶校驗器/發(fā)生器等。這些集成電路具有通用性強、兼容性好、功耗小、工作穩(wěn)定等優(yōu)點，所以被廣泛采用。7.3常見中規(guī)模組合邏輯電路芯片功能及應(yīng)用1.編碼器把若干個0和1按一定規(guī)律編排起來的過程稱為編碼。通過編碼獲得的不同二進(jìn)制數(shù)的組合稱為代碼。代碼是機器能夠識別的、用來表示某一對象或特定信息的數(shù)字符號。十進(jìn)制編碼或某種特定信息的編碼難于用電路來實現(xiàn)，數(shù)字電路中通常采用二進(jìn)制編碼或二—十進(jìn)制編碼。二進(jìn)制編碼是將某種特定信息編成二進(jìn)制代碼的電路；二—十進(jìn)制編碼是將十進(jìn)制的十個數(shù)碼編成二進(jìn)制代碼的電路。能實現(xiàn)把某種特定信息轉(zhuǎn)換為機器識別的二進(jìn)制代碼的組合邏輯電路稱為編碼器。

（1）10線—4線優(yōu)先編碼器在數(shù)字系統(tǒng)中，當(dāng)編碼器同時有多個輸入有效時，常要求輸出不但有意義，而且要按事先編好的優(yōu)先順序輸出，即要求編碼器只對其中優(yōu)先權(quán)最高的一個輸入信號進(jìn)行編碼，具有此功能的編碼器稱為優(yōu)先編碼器。優(yōu)先編碼器電路中，允許同時輸入兩個以上的編碼信號。只不過優(yōu)先編碼器在設(shè)計時已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當(dāng)幾個輸入信號同時出現(xiàn)時，優(yōu)先編碼器只對其中優(yōu)先權(quán)最高的一個輸入信號實行編碼。1.編碼器

（1）10線—4線優(yōu)先編碼器10線—4線優(yōu)先編碼器是將十進(jìn)制數(shù)碼轉(zhuǎn)換為二進(jìn)制代碼的組合邏輯電路。常用的集成芯片有74LS147等。74LS147優(yōu)先編碼器是一個16腳的集成芯片，其中15腳為空腳，I1～I(xiàn)9為信號輸入端，A～D為輸出端。輸入和輸出均為低電平有效。其外形及管腳圖如所示。在表示輸入、輸出端的字母上，“非”號表示低電平有效。1.編碼器

從真值表中可以看出，當(dāng)無輸入信號或輸入信號中無低電平“0”時，輸出端全部為高電平“1”；若輸入端I9為“0”時，不論其它輸入端是否有輸入信號輸入，輸出為0110；再根據(jù)其它輸入端的情況可以得出相應(yīng)的輸出代碼。1111011001111000100110101011110011011110×××××××××××××××××0×××××××01××××××011×××××0111××××01111×××011111××0111111×01111111011111111

輸出輸入

74LS147優(yōu)先編碼器真值表

(2)8線—3線優(yōu)先編碼器74LS14874LS148編碼器屬于優(yōu)先編碼器，在優(yōu)先編碼器中優(yōu)先級別高的信號排斥優(yōu)先級別低的信號，具有單方面排斥性。74LS148的引腳圖如圖所示，圖中～為信號輸入端，～為輸出端，為使能輸入端，為使能輸出端，為片選優(yōu)先編碼輸出端。1234567816151413121110974LS1481.編碼器(2)8線—3線優(yōu)先編碼器74LS148當(dāng)使能輸入端＝１時，電路處于禁止編碼狀態(tài)，所有的輸出端全部輸出高電平“１”；當(dāng)使能輸入端＝0時，電路處于正常編碼狀態(tài)，輸出端的電平由～的輸入信號而定，的優(yōu)先級別最高，級別最低。當(dāng)使能輸出端＝0時，表示電路處于正常編碼同時又無輸入編碼信號的狀態(tài)。當(dāng)片優(yōu)先編碼輸出端＝0時，表示電路處于正常編碼且又有編碼信號輸入時的狀態(tài)。1.編碼器74LS148編碼器真值表11100101010101010101××××××××11111111×××××××0××××××01×××××011××××0111×××01111××011111×011111101111111

1111110000010100111001011101111000000000輸出輸入I0I2I1I3I5I4I7I6SY2Y0OEGSY11.編碼器(2)8線—3線優(yōu)先編碼器74LS148 用74LS148優(yōu)先編碼器可以多級連接進(jìn)行擴展功能，如用兩塊74LS148可以擴展成為一個16線-4線優(yōu)先編碼器，如圖所示。1.編碼器當(dāng)高位芯片的使能輸入端為“0”時，允許對I8~I15編碼，當(dāng)高位芯片有編碼信號輸入時，OE為1，它控制低位芯片處于禁止?fàn)顟B(tài)；若當(dāng)高位芯片無編碼信號輸入時，OE為0，低位芯片處于編碼狀態(tài)。高位芯片的GS端作為輸出信號的高位端，輸出信號的低三位由兩塊芯片的輸出端對應(yīng)位相“與”后得到。在有編碼信號輸入時，兩塊芯片只能有一塊工作于編碼狀態(tài)，輸出也是低電平有效，相“與”后就可以得到相應(yīng)的編碼輸出信號。

(2)8線—3線優(yōu)先編碼器74LS1481.編碼器2．譯碼器譯碼和編碼的過程相反。通過譯碼可將輸入的二進(jìn)制代碼按編碼時的原意譯成對應(yīng)的特定信息或十進(jìn)制數(shù)碼輸出。譯碼器是一個多輸入、多輸出的組合邏輯電路。它的作用是把機器識別的、給定的二進(jìn)制代碼“翻譯”成為人們識別的特定信息，使其輸出端具有某種特定的狀態(tài)，并且在輸出通道中相應(yīng)的一路有信號輸出。譯碼器在數(shù)字系統(tǒng)中有廣泛的用途，不僅用于代碼的轉(zhuǎn)換、終端的數(shù)字顯示，還用于數(shù)據(jù)分配、存儲器尋址和組合控制信號等。按功能的不同，譯碼器可分為通用變量譯碼器、代碼變換譯碼器和顯示譯碼器，下面主要介紹變量譯碼器和顯示譯碼器的外部工作特性和應(yīng)用。

（1）變量譯碼器變量譯碼器的輸入、輸出端的數(shù)量關(guān)系是：當(dāng)有n個輸入端，就有2n個輸出端。而每一個輸出所代表的函數(shù)對應(yīng)于n個輸入變量的最小項。常見的變量譯碼器有3線—8線譯碼器74LS138，4線—16線譯碼器74LS154和帶鎖存的3線—8線譯碼器74LS131等。74LS138的管腳圖如圖所示，可看出，它是一個有16個管腳的數(shù)字集成電路，除電源、“地”兩個端子外，還有三個輸入端A2、A1、A0，八個輸出端Y0～Y7，三個使能端Ｇ1、G2A、G2B。2．譯碼器××××××000001010011100101110111111111111111111111011111111101111111110111111111011111111101111111110111111111011111111101111111110

×10×1010101010101010輸出輸入G2AA2G2BY3Y5Y4A0A1G1Y2Y0Y7Y6Y174LS138譯碼器真值表

從真值表可看出，當(dāng)輸入使能端G1為低電平0時，無論其它輸入端為何值，輸出全部為高電平1；當(dāng)輸入使能端G2A和G2B中至少有一個為高電平1時，無論其它輸入端為何值，輸出全部為高電平1；當(dāng)G1為高電平1、G2A和G2B同時為低電平0時，由A2、A1、A0決定輸出端中輸出低電平0的一個輸出端，其它輸出為高電平1。

用兩片74LS138可以構(gòu)成4線—16線譯碼器，連接方法如下圖示:74LS138譯碼器的功能擴展~~~

A3、A2、A1、A0為擴展后電路的信號輸入端，Y15~Y0為輸出端。當(dāng)輸入信號最高位A3＝0時，高位芯片被禁止，Y15~Y8輸出全部為“1”，低位芯片被選中,低電平“0”輸出端由A2、A1、A0決定。A3＝1時，低位芯片被禁止，Y7~Y0輸出全部為“1”，高位芯片被選中，低電平“0”輸出端由A2、A1、A0決定。(2)顯示譯碼器 用來驅(qū)動各種顯示器件，把用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀顯示出來的電路稱為顯示譯碼器。數(shù)碼顯示管是常用的顯示器件之一。①數(shù)碼顯示器常用的數(shù)碼顯示管有半導(dǎo)體發(fā)光二極管構(gòu)成的LED和液晶數(shù)碼管LCD兩類。數(shù)碼管是用某些特殊的半導(dǎo)體材料分段式封裝而成的顯示譯碼器常見器件。其外形如圖。2．譯碼器(2)顯示譯碼器半導(dǎo)體LED數(shù)碼管的基本單元是PN結(jié)，由砷化鎵、磷化鎵、氮化鎵等半導(dǎo)體化合物制成，目前較多采用磷砷化鎵做成的PN結(jié)，當(dāng)外加正向電壓時，就能發(fā)出清晰的光。正向壓降大多再1.5～2V之間；工作電流一般為幾毫安至幾十毫安；亮度隨電流增大二增大，一般可分為普亮、高亮和超亮（指通過相同電流顯示亮度不同）。發(fā)光二極管因其工作電壓低、體積小、壽命長響應(yīng)速度快（<10ns）、使用方便靈活而得到廣泛應(yīng)用。2．譯碼器

(2)顯示譯碼器

LED數(shù)碼管將十進(jìn)制數(shù)碼分成七段，每一段都是一個發(fā)光二極管，七個發(fā)光二極管有共陰極和共陽極兩種接法。前者某一段接高電平時發(fā)光，后者某一段接低電平時發(fā)光。圖7-3-7為數(shù)碼管外型和引腳圖，共有八個筆端：a、b、c、d、e、f、g組成“8”，Dp為小數(shù)點。圖7-3-7(b)和圖7-3-7(c)分別為共陰型和共陽型數(shù)碼管內(nèi)部連接方式。從圖中看出，共陰型和共陽型數(shù)碼管是將所有筆段LED的陰極（負(fù)極）連接再一起，作為公共端com；共陽型數(shù)碼管是將所有筆段LED的陽極（正極）連接再一起，作為公共端com。應(yīng)用LED共陰型數(shù)碼管時，公共端com接地，筆段接高電平（串接限流電阻）時亮，筆段接低電平時暗。應(yīng)用LED共陽型數(shù)碼管時，公共端com接Vcc，筆段接低電平（串接限流電阻）時亮，筆段接高電平時暗。通過控制筆段亮或暗，可組成0～9數(shù)字顯示。除數(shù)字外，LED數(shù)碼管還可以顯示A、B、C、D、E、F等16進(jìn)制數(shù)和其他一些字符。2．譯碼器

LED數(shù)碼管將十進(jìn)制數(shù)碼分成七段，每一段都是一個發(fā)光二極管，七個發(fā)光二極管有共陰極和共陽極兩種接法。前者某一段接高電平時發(fā)光，后者某一段接低電平時發(fā)光。管腳排列圖

abcd

a

efgh

gedcbf共陰極七段LED管a

b

c

d

e

f

g

h

+UCC

a

b

c

d

e

f

g

h

共陽極七段LED管

單個PN結(jié)可以封裝成發(fā)光二極管，多個PN結(jié)可以按分段式封裝成半導(dǎo)體LED數(shù)碼管，其管腳排列如圖所示。

半導(dǎo)體數(shù)碼管在使用時每個管要串聯(lián)約100Ω的限流電阻。常用的共陰極數(shù)碼顯示器真值表如下：2．譯碼器

②七段顯示譯碼器74LS47/48七段顯示譯碼器是用來與數(shù)碼管相配合、把二進(jìn)制BCD碼表示的數(shù)字信號轉(zhuǎn)換為數(shù)碼管所需的輸入信號。常用的七段顯示譯碼器型號有：74LS47、74LS48、CC4511等。

圖示為74LS48引腳圖，輸入端A3~A0，二進(jìn)制編碼輸入，輸出端Ya~Yf,譯碼字段輸出，高電平有效，即74LS48必須配用共陰LED數(shù)碼管，還有電源端VCC和“地”端GND；其余為控制端。(2)顯示譯碼器2．譯碼器

輸入信號A3A2A1A0組成8421BCD碼，輸出信號Ya～Yg為集電極開路輸出結(jié)構(gòu)，上拉電阻2kΩ已接好，可直接驅(qū)動共陰極半導(dǎo)體數(shù)碼管。LT、RBI及BI/RBO端為使能控制端，功能如下LT為燈測試輸入端。當(dāng)BI/RBO=1時，只要令LT=0，則無論其他端的狀態(tài)如何，Ya～Yg的輸出均為高，數(shù)碼管a～g各段均被點亮，用于檢查數(shù)碼管各段是否工作正常。RBI為滅零輸入端。在正常顯示情況下，當(dāng)輸入A3A2A1A0為0時，數(shù)碼管應(yīng)該顯示0，此時如果令RBI=0，則會將顯示0的數(shù)碼管熄滅。

②七段顯示譯碼器 為滅燈輸入/滅零輸出端。這是一個雙功能的輸入/輸出端，當(dāng) 作為輸入端使用時，稱滅燈控制輸入端。只要 ，無論 的狀態(tài)如何，Ya～Yg的輸出均為低，數(shù)碼管a～g各段均滅，即數(shù)碼管熄滅。當(dāng) 作為輸出端使用時，稱滅零輸出端。當(dāng)數(shù)碼管工作在滅零狀態(tài)時， 輸出低電平，可用于其它位滅零。將 與 端配合使用，可方便實現(xiàn)多位數(shù)碼顯示系統(tǒng)的滅零控制。

②七段顯示譯碼器A3

A2

A1

A0ab

c

d

e

f

g功能顯示0×1××

×

×11

1

1

1

11試燈××0×

×

××0000000熄滅10000000000000滅零111000011