雙鎖存器三值雙沿觸發(fā)器設(shè)計(jì)

雙鎖存器三值雙沿觸發(fā)器設(shè)計(jì)

1動(dòng)態(tài)和靜態(tài)三值雙邊觸發(fā)器的設(shè)計(jì)根據(jù)電子商務(wù)領(lǐng)域的發(fā)展趨勢(shì)，大規(guī)模集成電路（vlasi）的功率每三年增加兩次。因此,低功耗設(shè)計(jì)已成為VLSI電路設(shè)計(jì)的一個(gè)關(guān)鍵問(wèn)題,尤其是隨著對(duì)高性能便攜式計(jì)算和通信系統(tǒng)消費(fèi)需求的日益增長(zhǎng),這一問(wèn)題日趨突出。在VLSI電路系統(tǒng)中,包括觸發(fā)器及時(shí)鐘網(wǎng)絡(luò)在內(nèi)的時(shí)鐘系統(tǒng)的功耗約占總功耗的20%~45%。因此,降低時(shí)鐘系統(tǒng)的功耗對(duì)于有效降低整個(gè)數(shù)字系統(tǒng)的總功耗是至關(guān)重要的。降低時(shí)鐘系統(tǒng)功耗的一種方法是降低時(shí)鐘頻率。然而在傳統(tǒng)采用單邊沿觸發(fā)器的系統(tǒng)中,降低時(shí)鐘頻率同時(shí)也就降低了系統(tǒng)的數(shù)據(jù)處理率,這不是設(shè)計(jì)者所希望的。如果采用雙邊沿觸發(fā)器,則在保持相同數(shù)據(jù)吞吐量的情況下,系統(tǒng)的時(shí)鐘頻率就可以降低為采用單邊沿觸發(fā)器系統(tǒng)的一半,由此可以顯著降低系統(tǒng)的功耗。傳統(tǒng)單邊沿觸發(fā)器只對(duì)時(shí)鐘信號(hào)的一個(gè)邊沿敏感,這樣,另一個(gè)方向上時(shí)鐘信號(hào)的跳變純屬一種冗余跳變,且導(dǎo)致了大量的能量消耗。這一點(diǎn)對(duì)于多值單邊沿觸發(fā)器也是一樣的。在二值數(shù)字系統(tǒng)中,近年來(lái)已發(fā)展了多種結(jié)構(gòu)的CMOS雙邊沿觸發(fā)器設(shè)計(jì)[3~7],但對(duì)于多值CMOS雙邊沿觸發(fā)器的研究尚未見(jiàn)有文獻(xiàn)報(bào)道。文獻(xiàn)采用兩個(gè)并列的鎖存器后接一數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)雙邊沿觸發(fā),這一結(jié)構(gòu)較容易推廣至多值雙邊沿觸發(fā)器的設(shè)計(jì)中。本文首先在此基礎(chǔ)上提出了采用兩個(gè)三值鎖存器的動(dòng)態(tài)和半靜態(tài)三值雙邊沿觸發(fā)器設(shè)計(jì)。文獻(xiàn)[5~7]則是通過(guò)在時(shí)鐘信號(hào)的上升沿及下降沿后分別產(chǎn)生的窄脈沖使鎖存器瞬時(shí)導(dǎo)通完成取樣求值來(lái)實(shí)現(xiàn)雙邊沿觸發(fā),其特點(diǎn)是觸發(fā)器電路較簡(jiǎn)單。這種利用有效時(shí)鐘沿后產(chǎn)生的窄脈沖信號(hào)(也稱之謂利用時(shí)鐘信號(hào)的競(jìng)爭(zhēng)所產(chǎn)生的窄脈沖信號(hào))實(shí)現(xiàn)一次狀態(tài)轉(zhuǎn)換的設(shè)計(jì)思想源于單鎖存器單邊沿觸發(fā)器的設(shè)計(jì)中。文獻(xiàn)將這一設(shè)計(jì)思想應(yīng)用于三值單邊沿D觸發(fā)器的研究中,使三值觸發(fā)器的結(jié)構(gòu)大為簡(jiǎn)化。本文將這一設(shè)計(jì)思想進(jìn)一步應(yīng)用于三值雙邊沿觸發(fā)器的設(shè)計(jì)中,提出了采用單個(gè)三值鎖存器的動(dòng)態(tài),半靜態(tài)和靜態(tài)三種三值雙邊沿觸發(fā)器結(jié)構(gòu)。最后采用TSMC0.25μmCMOS工藝參數(shù),對(duì)所提出的三值雙邊沿觸發(fā)器給出了HSPICE模擬結(jié)果及其功耗比較。2c型三個(gè)邊緣觸發(fā)器設(shè)計(jì)2.1數(shù)據(jù)選擇器的結(jié)構(gòu)分析所提出的采用兩個(gè)三值鎖存器的三值雙邊沿觸發(fā)器設(shè)計(jì)如圖1所示,其中圖1(a)為動(dòng)態(tài)結(jié)構(gòu),圖1(b)為半靜態(tài)結(jié)構(gòu)。圖1(a)所示電路在結(jié)構(gòu)上與文獻(xiàn)中所提出的二值雙邊沿觸發(fā)器設(shè)計(jì)方案相對(duì)應(yīng)。圖中用“3”標(biāo)記的反相器為三值反相器(以下同),其電路如圖2所示。圖1(a)中前兩個(gè)傳輸門(mén)和反相器構(gòu)成兩個(gè)并列的三值動(dòng)態(tài)鎖存器,后兩個(gè)傳輸門(mén)及一個(gè)反相器構(gòu)成一個(gè)二輸入數(shù)據(jù)選擇器。在三值邏輯電路中,D和Q均為三值邏輯(0,1,2),而clk1可取二值信號(hào),對(duì)應(yīng)于邏輯值(0,2)。當(dāng)clk1由低電平上升為高電平時(shí),下面的鎖存器為保持狀態(tài),其狀態(tài)值由數(shù)據(jù)選擇器選通至輸出,此時(shí)上面的鎖存器則處于取樣階段。當(dāng)clk1由高電平下跳為低電平時(shí),上面的鎖存器轉(zhuǎn)為保持狀態(tài),其狀態(tài)值由數(shù)據(jù)選擇器選通至輸出,下面的鎖存器則處于取樣階段。因此,該觸發(fā)器對(duì)時(shí)鐘信號(hào)的兩個(gè)邊沿均敏感,實(shí)現(xiàn)了雙邊沿觸發(fā)。由于clk1的高電平對(duì)應(yīng)于邏輯值2,因此三值輸入信號(hào)D經(jīng)傳輸門(mén)后不會(huì)有閾值電壓的損失。圖1(b)所示的電路在結(jié)構(gòu)上與文獻(xiàn)提出的設(shè)計(jì)相對(duì)應(yīng),除了采用三值反相器外,圖中三個(gè)弱反饋pMOS上拉電路中MOS管的閾值電壓必須適應(yīng)三值信號(hào)的檢測(cè)要求。圖中與電壓VDD相對(duì)應(yīng)的邏輯值為2,mw為一弱pMOS管,標(biāo)有“-1.5”的MOS管表示該pMOS管的閾值電壓需作調(diào)整,使該管在反相器輸出為邏輯0時(shí)導(dǎo)通,在輸出為邏輯1和2時(shí)截止。為獲得不同開(kāi)啟閾值的MOS管,可采用多級(jí)離子注入技術(shù)來(lái)實(shí)現(xiàn)。由于傳輸開(kāi)關(guān)為nMOS管,因此當(dāng)輸入信號(hào)D=2時(shí),會(huì)造成閾值電壓的損失。三個(gè)弱反饋pMOS上拉電路的接入一方面可以補(bǔ)償閾值電壓的損失,同時(shí)也使相應(yīng)的三值反相器的輸入端處于箝位狀態(tài)。當(dāng)輸入為邏輯0和1時(shí)雖無(wú)閾值電壓的損耗,此時(shí)與圖1(a)一樣,反相器輸入端為懸空態(tài),因此稱此結(jié)構(gòu)為半靜態(tài)結(jié)構(gòu)。該結(jié)構(gòu)中前兩個(gè)nMOS傳輸開(kāi)關(guān)、三值反相器及弱反饋pMOS上拉電路構(gòu)成兩個(gè)并列的三值半靜態(tài)鎖存器,后兩個(gè)nMOS傳輸開(kāi)關(guān)、一個(gè)反相器及弱反饋pMOS上拉電路構(gòu)成一個(gè)二輸入數(shù)據(jù)選擇器。弱反饋電路采用兩個(gè)pMOS管串接方式可降低三值反相器的負(fù)載電容。這是由于弱MOS管往往采用較長(zhǎng)的溝道,采用串接方式后與反相器輸出相接的pMOS管可采用常規(guī)尺寸。一個(gè)完整的三值反相器電路如圖2所示,它實(shí)際上有兩部分電路組成,其中一部分用于檢測(cè)多值輸入信號(hào),另一部分則用于實(shí)現(xiàn)對(duì)三值信號(hào)的整形處理。對(duì)三值信號(hào)的檢測(cè)可用圖2(a)所示的文字運(yùn)算電路實(shí)現(xiàn)。當(dāng)x的邏輯輸入為(0,1,2)時(shí),文字運(yùn)算電路的輸出0x0和所對(duì)應(yīng)的邏輯值分別為(2,0,0)和(2,2,0)。用文字運(yùn)算電路的輸出信號(hào)去控制傳輸開(kāi)關(guān)傳輸固定邏輯電平,便可獲得具有整形輸出的三值反相電路如圖2(b)所示,圖中VDD、VDD/2和地分別對(duì)應(yīng)于邏輯值2、1、0。為保持CMOS電路靜態(tài)功耗趨于0的特點(diǎn),中間電平(1)應(yīng)有單獨(dú)的中間電壓VDD/2供給,而不應(yīng)由VDD直接分壓產(chǎn)生。圖2中用0.5和1.5標(biāo)注MOS管的不同開(kāi)啟閾值(負(fù)值表示pMOS管的開(kāi)啟閾值),以表明它們的閾值的絕對(duì)值分別界于邏輯值0、1和1、2之間。2.2弱反饋pmos管為能滿足時(shí)鐘到來(lái)時(shí)只發(fā)生一次狀態(tài)轉(zhuǎn)換的要求,可以使控制輸入信號(hào)的傳輸門(mén)在有效時(shí)鐘沿之后只作短暫的導(dǎo)通,將輸入端的數(shù)據(jù)傳輸至輸出端。有效時(shí)鐘沿過(guò)后,直至下一個(gè)有效時(shí)鐘沿來(lái)臨之前,鎖存器保持鎖定狀態(tài)。這意味著可以利用有效時(shí)鐘沿來(lái)產(chǎn)生兩個(gè)寬度很窄的正負(fù)窄脈沖去控制傳輸開(kāi)關(guān),從而實(shí)現(xiàn)時(shí)鐘邊沿觸發(fā)的目的?；谠撛O(shè)計(jì)思想,文獻(xiàn)分別提出了兩種只采用單個(gè)鎖存器的三值單邊沿觸發(fā)器。本文在此基礎(chǔ)上進(jìn)一步發(fā)展了基于單個(gè)閂鎖的三值雙邊沿觸發(fā)器的設(shè)計(jì),如圖3所示。圖3(a)為動(dòng)態(tài)結(jié)構(gòu),取樣信號(hào)存貯于三值反相器的輸入電容上。圖3(b)所示電路當(dāng)輸入為邏輯值2時(shí)依靠弱反饋pMOS上拉電路使反相器輸入端處于箝位狀態(tài),而當(dāng)輸入為邏輯值0和1時(shí)反相器輸入端仍為懸空態(tài),因而該電路為半靜態(tài)結(jié)構(gòu)。弱反饋電路設(shè)置要求與圖1(b)相同。當(dāng)所采用的電源電壓較高時(shí),圖3(b)結(jié)構(gòu)中的pMOS傳輸開(kāi)關(guān)也可省去。圖3(c)所示電路采用兩個(gè)三值反相器構(gòu)成一反饋回路,因而是一種靜態(tài)結(jié)構(gòu),圖中標(biāo)有“*”的三值反相器為一弱型反相器。圖4(a)中的4個(gè)反相器構(gòu)成時(shí)鐘鏈用于實(shí)現(xiàn)時(shí)鐘信號(hào)的延遲[4~10],圖4(b)為時(shí)鐘鏈中各反相器的輸出信號(hào)及其所產(chǎn)生的窄脈沖控制信號(hào)。從圖4(b)可以看出,clk1和相與運(yùn)算后可獲得一個(gè)距時(shí)鐘信號(hào)clk1上升沿之后3tp寬的正窄脈沖信號(hào)(tp為反相器的延遲時(shí)間),和clk3相或運(yùn)算后可得到一個(gè)時(shí)鐘信號(hào)clk1上升沿后3tp寬的負(fù)窄脈沖信號(hào)。同理和clk3相與運(yùn)算后也可得到一個(gè)時(shí)鐘信號(hào)clk1下降沿后3tp寬的正窄脈沖信號(hào),clk1和相或運(yùn)算后可獲得一個(gè)距時(shí)鐘信號(hào)clk1下降沿之后3tp寬的負(fù)窄脈沖信號(hào)。與運(yùn)算可通過(guò)nMOS管的串接來(lái)實(shí)現(xiàn),而或運(yùn)算則可通過(guò)pMOS管的串接來(lái)實(shí)現(xiàn),如圖3所示。這樣,在時(shí)鐘信號(hào)1clk的上升沿及下降沿后均可使圖3中輸入端的傳輸開(kāi)關(guān)作短暫導(dǎo)通(約2~3tp的時(shí)間),取樣和賦值一次完成。之后,對(duì)于圖3(a)所示電路,狀態(tài)的保持完全依賴于三值反相器輸入電容上存貯的電荷。對(duì)于圖3(b)當(dāng)輸入為邏輯值2時(shí)由于弱反饋電路的導(dǎo)通而使反相器輸入端處于箝位狀態(tài),0和1狀態(tài)的保持也完全依賴于三值反相器輸入電容上的電荷。對(duì)于圖3(c)所示電路,當(dāng)輸入端的傳輸開(kāi)關(guān)截止后,反饋回路的傳輸開(kāi)關(guān)導(dǎo)通,實(shí)現(xiàn)對(duì)輸出信號(hào)的鎖存作用。不難看出圖3中輸入端上半部分傳輸開(kāi)關(guān)用于實(shí)現(xiàn)上邊沿取樣和賦值,下半部分傳輸開(kāi)關(guān)則用于實(shí)現(xiàn)下邊沿觸發(fā)。因此這些電路實(shí)現(xiàn)了單閂鎖結(jié)構(gòu)的雙邊沿三值觸發(fā)器的功能。圖4時(shí)鐘鏈及波形3動(dòng)態(tài)結(jié)構(gòu)的試驗(yàn)結(jié)果對(duì)所設(shè)計(jì)的電路均已通過(guò)計(jì)算機(jī)模擬。以圖3(c)所示的三值雙邊沿觸發(fā)器為例,采用TSMC0.25μmCMOS工藝參數(shù)及兩種不同激勵(lì)信號(hào)的情況下經(jīng)HSPICE模擬得到其瞬態(tài)特性如圖5所示,其中圖5(a)的時(shí)鐘頻率為25MHz,圖5(b)的時(shí)鐘頻率為50MHz。模擬時(shí)選取和邏輯值(0,1,2)相對(duì)應(yīng)的電壓分別為(0V,1.5V,3V)。如同文獻(xiàn)[9~12],所提出電路設(shè)計(jì)中的MOS管需提供多級(jí)閾值,對(duì)nMOS需提供兩種閾值電壓Vtn(.05),Vtn(1.5),對(duì)pMOS需提供Vtp(-.05),Vtp(-15.)兩種閾值電壓。因此模擬時(shí)取Vtn(5.0)和Vtp(-.05)為標(biāo)準(zhǔn)閾值電壓,而取Vtn1(.5)=1.V5+Vtn(.05),Vtp(-.15)=-15.V+Vtp(-.05),其中電壓1.5V剛好對(duì)應(yīng)邏輯值1的電平,其余參數(shù)完全相同。模擬時(shí)時(shí)鐘鏈反相器中的nMOS管寬長(zhǎng)W/L選取為4μm/2μm,pMOS管寬長(zhǎng)W/L選取為8μm/2μm,三值弱反相器中pMOS和nMOS管的寬長(zhǎng)W/L均為0.25μm/0.5μm,雙邊沿觸發(fā)器電路中其余pMOS和nMOS管的寬長(zhǎng)W/L為0.5μm/0.25μm。計(jì)算機(jī)模擬結(jié)果表明,所設(shè)計(jì)的電路具有正確的邏輯功能和對(duì)時(shí)鐘上升沿、下降沿均敏感的特性。表1給出了各三值雙邊沿觸發(fā)器的MOS管數(shù)目及其平均延遲時(shí)間。可以看出動(dòng)態(tài)結(jié)構(gòu)具有較快的速度,這一特點(diǎn)與二值雙邊沿觸發(fā)器相似。在采用相同工藝參數(shù)及圖5(a)和5(b)所示兩種不同時(shí)鐘頻率及激勵(lì)的條件下對(duì)所提出的三值雙邊沿觸發(fā)器的功耗作了模擬比較(不含時(shí)鐘功耗),分別如圖6(a)和圖6(b)所示。圖中A,B,C,D和E分別代表圖1(a),圖1(b),圖3(a),圖3(b)和圖3(c)。結(jié)合表1與圖6可以看出,在雙鎖存器和單鎖存器方案中動(dòng)態(tài)結(jié)構(gòu)的三值雙邊沿觸發(fā)器均具有較小的功耗延遲積PDP(PowerDelayProduct)。但動(dòng)態(tài)電路會(huì)存在電荷再分配,串?dāng)_等不利因素。圖7同時(shí)示出了在實(shí)現(xiàn)相同功能的條件下,采用圖3(c)所示的三值雙邊沿觸發(fā)器TDETFF(TernaryDoubleEdge-triggeredFlip-flop)與采用文獻(xiàn)中所提出的三值單邊沿觸發(fā)器TSETFF(TernarySingleEdge-triggeredFlip-flop)時(shí)的功耗比較結(jié)果(含時(shí)鐘鏈功耗)?？梢钥闯?在產(chǎn)生相同數(shù)據(jù)輸出時(shí),由于采用雙邊沿觸發(fā)器的時(shí)鐘頻率可以降為采用單邊沿觸發(fā)器時(shí)的一半,因而具有更低的功耗。最后需要指出的是二值、多值雙邊沿觸發(fā)器較之同類單邊沿觸發(fā)器均存在下列問(wèn)題需要考慮:(1)在結(jié)構(gòu)上雙邊沿觸發(fā)器往往較之同類單邊沿觸發(fā)器復(fù)雜,因此它將占用更多的硅片面積。(2)由于雙邊沿觸發(fā)器具有更多的內(nèi)部節(jié)點(diǎn),激勵(lì)信號(hào)的變化會(huì)導(dǎo)致更多內(nèi)部節(jié)點(diǎn)翻轉(zhuǎn),這會(huì)增加額外的功耗,因此它更適用于輸入信號(hào)轉(zhuǎn)換率較低的場(chǎng)合。(3)并聯(lián)結(jié)構(gòu)的雙邊沿觸發(fā)器與單邊沿觸發(fā)器相比對(duì)輸入毛刺更為敏感,這也會(huì)導(dǎo)致額外的功耗。(4)在具有相同數(shù)據(jù)處理率的前提下,雙邊沿觸發(fā)器的主要優(yōu)勢(shì)是可以通過(guò)對(duì)時(shí)鐘頻率減半來(lái)實(shí)現(xiàn)降低功耗的目的,但它往往會(huì)增加時(shí)鐘信號(hào)的負(fù)載,由此需要改進(jìn)時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì),提高緩沖能力,這會(huì)額外增加時(shí)鐘網(wǎng)絡(luò)的功耗。此外隨著時(shí)鐘頻率的提高,在時(shí)鐘系統(tǒng)中對(duì)兩個(gè)時(shí)鐘邊沿的精確控制也將日趨困難。4值雙邊觸發(fā)器本文分別提出了采用兩個(gè)鎖存器和單個(gè)鎖存器的三值雙邊沿觸發(fā)器設(shè)計(jì),這些電路包括動(dòng)態(tài)、半靜態(tài)和靜態(tài)結(jié)構(gòu)。所提出的設(shè)計(jì)結(jié)構(gòu)與相應(yīng)的二值CMOS雙邊沿觸發(fā)器具有很好的對(duì)應(yīng)關(guān)系并極易推廣至基值更高的多值雙邊沿觸發(fā)器的設(shè)計(jì)中。由于三值雙邊沿觸發(fā)