VLSI設(shè)計(jì)導(dǎo)論概述

杭州電子科技大學(xué)VLSI系統(tǒng)設(shè)計(jì)導(dǎo)論

1第二節(jié)集成電路產(chǎn)業(yè)鏈第一節(jié)集成電路發(fā)展及應(yīng)用第三節(jié)集成電路設(shè)計(jì)概述本章主要內(nèi)容2第一節(jié)集成電路發(fā)展及應(yīng)用1.什么是集成電路(芯片)intergratecircuit(IC)

集成電路就是在一個(gè)半導(dǎo)體基片(si)上集成一定數(shù)量的器件(晶體管、R、C、L）,具有一定功能的電路.2.集成電路的功能數(shù)據(jù)的運(yùn)算和處理：CPU、DSP數(shù)據(jù)的存貯：Flash、DRAM數(shù)據(jù)傳輸和交換：USB、GSM、路由器數(shù)據(jù)的壓縮和解壓：MP3、MPED4、JPEG2000等等33.集成電路的應(yīng)用系統(tǒng)41952年5月，英國(guó)科學(xué)家G.W.A.Dummer提出了集成電路的設(shè)想。1958年TI公司ClairKilby的研究小組發(fā)明了第一塊集成電路，12個(gè)元件，鍺半導(dǎo)體4.集成電路的發(fā)展歷程5集成電路的發(fā)展規(guī)律：摩爾定律Moore’sLaw的提出：GordonMoore，Intel的創(chuàng)立者之一每18個(gè)月集成度增加一倍,成本降低一半超深亞微米片上系統(tǒng)(SOC,SOPC,..）集成化、微型化系統(tǒng)化6制造（Manufacturing）制造工藝的發(fā)展趨勢(shì)特征尺寸越來(lái)越?。?單位:um)1微米,0.8,0.6,0.5,0.35,0.25,0.18,0.15,0.13,0.09，0.065，0.045晶圓直徑越來(lái)越大：

4英寸,5英寸,6英寸,8英寸,12英寸密度越來(lái)越高：結(jié)果：規(guī)模越來(lái)越大，性能越來(lái)越高，集成度越來(lái)越高，單片制造成本相對(duì)越來(lái)越低制造工藝的種類(lèi)BipolarMOS（NMOS、PMOS）CMOS（當(dāng)前主流工藝）BiCMOS,..其它特殊工藝7

表1發(fā)展規(guī)劃代次的指標(biāo)年份199719992001200320062009 2012最小線(xiàn)寬0.250.180.150.130.100.070.01(μm）

DRAM容量256M1G1G~4G4G16G64G 256G

每片晶體管數(shù)11214076200 520 1400（M） 芯片尺寸300440385430520620 750

(平方毫米）頻率7501200140016002000 2500 3000(兆赫） 金屬化層層數(shù)66-77 7 7-8 8-9 9

最低供電電壓1.8-2.511.5-1.81.2-1.51.2-1.50.9-1.2 0.6-0.9 0.5-0.6（v） 最大晶圓直徑200300300300300 450 450 （mm）8摩爾定律：微處理器的發(fā)展

集成度80808086802868038680486PentiumPentiumProPentiumIIIItaniumPentiumIV9英特爾?酷睿?i7-990X處理器至尊版

3.46GHz主頻速度高達(dá)3.73GHz，支持英特爾?睿頻加速技術(shù)6個(gè)內(nèi)核和12個(gè)處理線(xiàn)程，支持英特爾?超線(xiàn)程技術(shù)12MB英特爾?智能高速緩存支持3通道DDR31066MHz內(nèi)存32納米制造處理技術(shù)英特爾最新臺(tái)式處理器10第二節(jié)集成電路產(chǎn)業(yè)鏈集成電路的產(chǎn)業(yè)鏈11制造、封裝與測(cè)試12制造（Manufacturing）

從空白晶圓（Wafer）到圖案化的晶圓芯片/管芯Chip→DieWafer(圓片)單晶棒13制造（Manufacturing）芯片制造掩模版（光刻版、Mask）制作對(duì)每層版圖都要制作一層掩模版，實(shí)際是光刻工序的次數(shù)除金屬層外，一般CMOS電路至少需要8－12層掩模版晶圓加工（WaferManufacturing），目前一座90nm的晶圓加工廠的成本大概在20億美金左右。世界知名的制造廠代工廠（Foundry）---無(wú)自有電路產(chǎn)品,只提供制造服務(wù)TSMC、UMC、SMIC、CharterIDM----有自己的電路產(chǎn)品,有自己的制造廠Intel、Samsung、TI、ST,NA14封裝（Packaging）DiePackage封裝可以滿(mǎn)足以下幾個(gè)需要給予芯片機(jī)械支撐引腳可以提供芯片在整機(jī)中的有效焊接協(xié)助芯片向周?chē)h(huán)境散熱，保護(hù)芯片免受化學(xué)腐蝕15封裝類(lèi)型DIP雙列直插式QFP塑料方型扁平式PFP塑料扁平組件式PLCC塑料有引線(xiàn)芯片載體PGA插針網(wǎng)格陣列BGA球柵陣列CSP芯片尺寸封裝MCM多芯片模塊我國(guó)知名的封裝廠長(zhǎng)電科技南通富士通封裝（Packaging）16測(cè)試（Testing）中測(cè)（晶圓測(cè)試、WaferTesting）：晶圓制造完成后的測(cè)試測(cè)試在制造過(guò)程中形成的故障不能測(cè)試在封裝過(guò)程中形成的故障，所以中測(cè)以后必須進(jìn)行成測(cè)可以在封裝前測(cè)試出故障芯片，避免這部分故障芯片的封裝費(fèi)用，適用于封裝費(fèi)用比較昂貴的芯片。所以，封裝費(fèi)用低廉的芯片可以省去中測(cè)成測(cè)（成品測(cè)試、FinalTesting）：芯片封裝完成后的測(cè)試，需對(duì)每個(gè)芯片進(jìn)行測(cè)試測(cè)試在制造、封裝過(guò)程中形成的故障是必須經(jīng)過(guò)的過(guò)程17測(cè)試（Testing）世界知名的測(cè)試儀器和設(shè)備Advantest（愛(ài)德萬(wàn)）Teradyne（泰瑞達(dá)）Credence（科利登）Verigy（原Agilent安捷倫半導(dǎo)體測(cè)試部門(mén))中測(cè)成測(cè)18我國(guó)集成電路制造產(chǎn)業(yè)現(xiàn)狀

1、我國(guó)和歐美等國(guó)的發(fā)展差距在10~15年之間。2、目前我國(guó)主要采用的工藝線(xiàn)是0.13um~0.5um制程，產(chǎn)品主要集中在中低端。

3、集成電路制造有往我國(guó)轉(zhuǎn)移的趨勢(shì)。在建和即將建成的生產(chǎn)線(xiàn)有近二十條，主要分布在:

長(zhǎng)三角、珠三角和京津地區(qū),TSMC和UMC已分別在上海和蘇州建廠。

國(guó)內(nèi)最大的集成電路制造廠SMIC(中芯國(guó)際)位于上海張江,代工廠里全球排名第三.

主流工藝45nm/65nm/90nm/0.13和0.18um19三、集成電路設(shè)計(jì)概述集成電路設(shè)計(jì)需要的知識(shí):集成電路工藝：

目標(biāo)：器件材料、器件工作特性、制造工藝流程所需知識(shí)：物理學(xué)、光學(xué)、化學(xué)集成電路CAD:：

目標(biāo)：器件建模、制造流程仿真、建立系統(tǒng)和電路設(shè)計(jì)平臺(tái)

所需知識(shí)：電路理論、計(jì)算機(jī)CAD、EDA工程集成電路系統(tǒng)設(shè)計(jì)知識(shí)：

目標(biāo)：把功能和概念化的系統(tǒng)用電路和芯片實(shí)現(xiàn)所需知識(shí)：電路理論、系統(tǒng)知識(shí)、EDA工程20集成電路CAD工具非常重要,VLSI設(shè)計(jì)工程師應(yīng)該全面理解和掌握相應(yīng)的EDA工具

CAD工具可以分為如下幾大類(lèi)：

1、工藝仿真和建模

2、系統(tǒng)分析

3、CODE(功能)仿真和調(diào)試

4、電路仿真和性能分析

5、時(shí)序分析和驗(yàn)證

6、物理設(shè)計(jì)

7、設(shè)計(jì)驗(yàn)證21集成電路設(shè)計(jì)的分解

系統(tǒng)架構(gòu)設(shè)計(jì)

行為(功能)設(shè)計(jì),仿真前端設(shè)計(jì)

電路設(shè)計(jì)

可測(cè)試性設(shè)計(jì)

物理版圖設(shè)計(jì)

后端設(shè)計(jì)

設(shè)計(jì)驗(yàn)證和參數(shù)提取

工藝設(shè)計(jì)和調(diào)試22集成電路設(shè)計(jì)層次描述設(shè)計(jì)層次行為描述描述方式設(shè)計(jì)考慮系統(tǒng)描述系統(tǒng)性能、指標(biāo)、結(jié)構(gòu)方框圖系統(tǒng)性能成本芯片級(jí)算法芯片性能、實(shí)現(xiàn)成本寄存器級(jí)（RTL））VHDL、Verilog、基本宏單元電路時(shí)序、測(cè)試邏輯級(jí)布爾方程、卡諾圖邏輯門(mén)、觸發(fā)器時(shí)序、測(cè)試電路級(jí)電流、電壓的微分方程晶體管、R、L、C電路性能、延時(shí)、噪聲版圖級(jí)幾何圖形形與設(shè)計(jì)規(guī)則23VLSI層次化、結(jié)構(gòu)化的設(shè)計(jì)方法層次化的設(shè)計(jì)方法：使復(fù)雜的電子系統(tǒng)簡(jiǎn)化，并能在不同的設(shè)計(jì)層次及時(shí)發(fā)現(xiàn)錯(cuò)誤并加以糾正結(jié)構(gòu)化的設(shè)計(jì)方法：把復(fù)雜抽象的系統(tǒng)劃分成一些可操作的模塊，允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)，而且某些模塊的資源可以共用VLSI設(shè)計(jì)過(guò)程：把高層次的系統(tǒng)抽象描述逐級(jí)向下進(jìn)行綜合、驗(yàn)證、實(shí)現(xiàn)，直到物理版圖級(jí)的低層次描述24集成電路設(shè)計(jì)層次分解系統(tǒng)設(shè)計(jì)模塊A模塊B模塊CA1A2B1B2B3C1C2invor2nand325CMOS集成電路設(shè)計(jì)的流程(Top-Down)系統(tǒng)設(shè)計(jì)制定系統(tǒng)規(guī)范、技術(shù)標(biāo)準(zhǔn)，性能預(yù)測(cè)，功能說(shuō)明確定制造工藝,測(cè)試方案,預(yù)測(cè)成本和設(shè)計(jì)周期等行為設(shè)計(jì)系統(tǒng)劃分綜合物理設(shè)計(jì)設(shè)計(jì)驗(yàn)證總體結(jié)構(gòu)劃分、軟硬件劃分、模塊劃分用文本描述各模塊的功能把文本描述按照一定的規(guī)則轉(zhuǎn)化成底層電路網(wǎng)表描述把綜合的結(jié)果轉(zhuǎn)化為物理版圖的描述參數(shù)提取，用CAD工具驗(yàn)證最終結(jié)果是否滿(mǎn)足指標(biāo)時(shí)序分析驗(yàn)證電路系統(tǒng)的工作時(shí)序是否正確26CMOS集成電路設(shè)計(jì)流程范例---

mp3播放器芯片設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)支持何種音頻壓縮格式(mp3,avs),支持多大的flash,USB2.0通信協(xié)議液晶顯示,確定TSMC0.13um工藝系統(tǒng)劃分硬件部分（單CPU+音頻解壓硬件模塊+USB2.0+液晶顯示控制）軟件部分（CPU及外圍初始化程序、管理）功能設(shè)計(jì)把音頻解壓算法等硬件實(shí)現(xiàn)轉(zhuǎn)化為VHDL或Verilog描述，功能驗(yàn)證，外圍邏輯的功能設(shè)計(jì)和仿真綜合采用SynophsysDesignCoompiler綜合工具，TSMC0.13um工藝庫(kù)物理設(shè)計(jì)

設(shè)計(jì)驗(yàn)證驗(yàn)證電路的工作時(shí)序是否滿(mǎn)足設(shè)計(jì)要求驗(yàn)證芯片最終工作性能是否滿(mǎn)足預(yù)定指標(biāo)：工作速度、功耗、成本時(shí)序分析把各模塊轉(zhuǎn)化為最終物理版圖，并按照優(yōu)化的原則互連為一個(gè)整體27HDL驗(yàn)證（Verification)驗(yàn)證：主要是檢驗(yàn)用戶(hù)的HDL設(shè)計(jì)是否實(shí)現(xiàn)了Spec.需要的功能

常用的驗(yàn)證EDA工具：

VCS(Synopsys），Modelsim（Mentor），NC（Cadence）Testbench

：對(duì)設(shè)計(jì)進(jìn)行一系列的輸入或者激勵(lì)，然后有選擇的觀察響應(yīng)激勵(lì)與控制：輸入端口設(shè)置，測(cè)試向量，測(cè)試模式設(shè)置，同步響應(yīng)分析器和監(jiān)測(cè)器：可以及時(shí)監(jiān)控輸出信號(hào)變化，可以判斷輸出信號(hào)是正確、合法、錯(cuò)誤、非法等等。28綜合（Synthesis)

綜合：是將描述電路的RTL級(jí)HDL轉(zhuǎn)換到門(mén)級(jí)的過(guò)程根據(jù)一個(gè)系統(tǒng)邏輯功能與性能的要求，在一個(gè)包含眾多結(jié)構(gòu)、功能、性能均已知的邏輯元件的單元庫(kù)的支持下，尋找出一個(gè)邏輯網(wǎng)絡(luò)結(jié)構(gòu)的最佳實(shí)現(xiàn)方案綜合EDA工具主要包括三個(gè)階段：轉(zhuǎn)換(Translation)、優(yōu)化(Optimization)與映射(Mapping)轉(zhuǎn)換階段：將RTL用門(mén)級(jí)邏輯來(lái)實(shí)現(xiàn)，構(gòu)成初始的未優(yōu)化電路。優(yōu)化與映射：對(duì)已有的初始電路進(jìn)行分析，去掉電路中的冗余單元，并對(duì)不滿(mǎn)足限制條件的路徑進(jìn)行優(yōu)化，然后將優(yōu)化之后的電路映射到由制造商提供的工藝庫(kù)上常用的驗(yàn)證EDA工具：DesignCompiler（Synopsys)29綜合工具原理30靜態(tài)時(shí)序分析STA(StaticTimingAnalysis)

靜態(tài)時(shí)序分析STA（StaticTimingAnalysis）:驗(yàn)證設(shè)計(jì)的時(shí)序是否正確的一種非常有效的方法STA工具的基本思想:在設(shè)計(jì)中找到關(guān)鍵路徑關(guān)鍵路徑是設(shè)計(jì)中決定芯片最大工作頻率的信號(hào)傳播路徑STA工具可以分為三個(gè)基本步驟:

第一步是將電路網(wǎng)表看成一個(gè)拓?fù)鋱D第二步是延遲計(jì)算。連線(xiàn)延時(shí)(netdelay)單元延時(shí)(celldelay)第三步是延遲計(jì)算：采用寬度優(yōu)先查找法，找到關(guān)鍵路徑

常用的時(shí)序驗(yàn)證EDA工具:PrimeTime（Synopsys)31靜態(tài)時(shí)序分析工具原理拓?fù)浣Y(jié)構(gòu)

單元延時(shí)連線(xiàn)延時(shí)

32布局布線(xiàn)(PlaceandRoute)

布局布線(xiàn):將前端提供的網(wǎng)表（netlist）實(shí)現(xiàn)成版圖(layout)

常用的EDA工具：Encounter（Cadence）、Astro(Synopsys)33版圖驗(yàn)證（LayoutVerification）DRC（DesignRuleCheck）：保證版圖滿(mǎn)足流片廠家的設(shè)計(jì)規(guī)則LVS（LayoutVersusSchematic）：證明版圖與網(wǎng)表的一致性參數(shù)提?。禾崛“鎴D的連線(xiàn)延時(shí)信息（RCExtract）常用的DRC/LVSEDA工具M(jìn)entor的CalibreSynopsys的HerculesCadence的Dracula

常用的參數(shù)提取EDA工具Synopsys的StarRCXT34CMOS集成電路設(shè)計(jì)主要驅(qū)動(dòng)力

1、芯片的性能：處理數(shù)據(jù)的能力，功耗

2、芯片的價(jià)格：芯片的面積，封裝成本，工藝成本

3、面向市場(chǎng)的時(shí)間:包括設(shè)計(jì)周期和制造周期35國(guó)內(nèi)的集成電路設(shè)計(jì)水平和產(chǎn)業(yè)現(xiàn)狀國(guó)內(nèi)目前主要的IC設(shè)計(jì)企業(yè)：通信行業(yè)華為、中興、大唐設(shè)計(jì)公司晶門(mén)科技手機(jī)LCD顯示屏驅(qū)動(dòng)芯片大唐微電子手機(jī)SIM卡芯片士蘭微電子消費(fèi)類(lèi)芯片上海展訊北京中星微珠海炬力手機(jī)芯片移動(dòng)多媒體芯片,Nasdaq上市Mp3等多媒體芯片,Nasdaq上市龍芯通用CPU36*國(guó)內(nèi)設(shè)計(jì)生產(chǎn)的芯片占國(guó)內(nèi)總需求的15%左右，目前國(guó)內(nèi)從事集成電路設(shè)計(jì)工作的工程師大概在1.65萬(wàn)人。*芯片設(shè)計(jì)業(yè)的產(chǎn)值大概在350億人民幣。到2010年將達(dá)到100億美金。*平均技術(shù)水平和國(guó)際先進(jìn)水平差兩代.企業(yè)弱小，還不具備同國(guó)外先進(jìn)企業(yè)直接競(jìng)爭(zhēng)的實(shí)力例如:

Intel公司2003年僅在R&D方面的投入就達(dá)42億美元，而我國(guó)整個(gè)集成電路行業(yè)去年的銷(xiāo)售額才351.4億元人民幣(數(shù)據(jù)來(lái)源：CCID)。人力資源成本較低在這些高端應(yīng)用領(lǐng)域優(yōu)勢(shì)無(wú)法體現(xiàn)。因?yàn)楦叨祟I(lǐng)域的產(chǎn)品要求最先進(jìn)的設(shè)計(jì)方法、EDA工具和制造工藝，相關(guān)的費(fèi)用極高，例如0.18微米工藝的掩膜（mask）費(fèi)用在25萬(wàn)美元左右，90納米工藝中這一費(fèi)用將達(dá)到上百萬(wàn)美元；又如Cadence公司的Encounter深亞微米IC設(shè)計(jì)平臺(tái)單個(gè)運(yùn)行許可（license）的費(fèi)用在45萬(wàn)美元左右。

37國(guó)家重大戰(zhàn)略部署國(guó)務(wù)院《國(guó)家中長(zhǎng)期科學(xué)和技術(shù)發(fā)展規(guī)劃綱要(二00六——二0二0年)》確定的十六個(gè)重大專(zhuān)項(xiàng)包括：核心電子器件、高端通用芯片及基礎(chǔ)軟件極大規(guī)模集成電路制造技術(shù)及成套工藝新一代寬帶無(wú)線(xiàn)移動(dòng)通信，大型飛機(jī)，等科技部《國(guó)家“十一五”科學(xué)技術(shù)發(fā)展規(guī)劃》（以下簡(jiǎn)稱(chēng)《規(guī)劃》）圍繞國(guó)家發(fā)展的重大戰(zhàn)略需求，《規(guī)劃》提出的十三項(xiàng)“十一五”期間重大專(zhuān)項(xiàng)重點(diǎn)實(shí)施的內(nèi)容和目標(biāo)中，前三項(xiàng)均與信息產(chǎn)業(yè)有關(guān)。重大專(zhuān)項(xiàng)之一：核心電子器件、高端通用芯片及基礎(chǔ)軟件產(chǎn)品重大專(zhuān)項(xiàng)之二：極大規(guī)模集成電路制造裝備及成套工藝重大專(zhuān)項(xiàng)之三：新一代寬帶無(wú)線(xiàn)移動(dòng)通信網(wǎng)信息產(chǎn)業(yè)“十一五”發(fā)展規(guī)劃中，集成電路和軟件也繼續(xù)被列為重點(diǎn)發(fā)展領(lǐng)域。并將為政策立法38四、本課程概述1、集成電路設(shè)計(jì)的主要工作音頻、靜態(tài)圖象、視頻多媒體通信CDMA、WCDMA、CDMA200、GSM、PHSPC/網(wǎng)絡(luò)PC、服務(wù)器、小型機(jī)、工作站、網(wǎng)卡、路由器接口USB、PS/2、RS232、PCI、并口、SPI、I2C顯示驅(qū)動(dòng)LCD、TFT-LCD、LED、OLED集成電路主要領(lǐng)域儀器儀表電力測(cè)量、壓力測(cè)量集成電