電子電路EDA實(shí)驗(yàn)

電子電路EDA實(shí)驗(yàn)2023/12/28電子電路EDA實(shí)驗(yàn)電子電路EDA實(shí)驗(yàn)二、實(shí)驗(yàn)設(shè)備微型計(jì)算機(jī)EDA實(shí)驗(yàn)箱ZYE1502C

電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)一原理圖輸入設(shè)計(jì)組合邏輯電路一、實(shí)驗(yàn)?zāi)康耐ㄟ^簡單組合邏輯電路的設(shè)計(jì)，初步了解CPLD設(shè)計(jì)的全過程和相關(guān)EDA軟件MAX+plusII的使用。掌握原理圖輸入的設(shè)計(jì)方法和流程，學(xué)會(huì)對實(shí)驗(yàn)開發(fā)系統(tǒng)中的CPLD的編程下載、硬件測試。二、實(shí)驗(yàn)內(nèi)容1.用基本的門電路設(shè)計(jì)一個(gè)5人表決決電路，參加表決者5人，同意為1，不同意為0，同意者過半數(shù)表決通過，綠指示燈亮，不通過則紅指示燈亮。電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)一原理圖輸入設(shè)計(jì)組合邏輯電路2.按照利用MAX+plusII軟件設(shè)計(jì)數(shù)字電路的流程，完成原理圖輸入、編譯、仿真、引腳鎖定、下載及硬件測試。3.實(shí)驗(yàn)連線：5個(gè)輸入端D1、D2、D3、D4、D5所鎖定的CPLD管腳接5個(gè)撥位開關(guān)，2個(gè)輸出端信號管腳接相顏色的LED燈。

電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)二原理圖輸入設(shè)計(jì)時(shí)序邏輯電路一、實(shí)驗(yàn)?zāi)康耐ㄟ^一個(gè)四位異步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)，掌握CPLD設(shè)計(jì)的全過程和相關(guān)EDA軟件MAX+plusII的使用。掌握層次化設(shè)計(jì)的方法。二、實(shí)驗(yàn)內(nèi)容1.用D觸發(fā)器和門電路設(shè)計(jì)兩位異步二進(jìn)制加法計(jì)數(shù)器，完成原理圖輸入、編譯、仿真和包裝元件入庫。電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)二原理圖輸入設(shè)計(jì)時(shí)序邏輯電路

2.建立一個(gè)更高的原理圖輸入層次，利用以上獲得的兩位異步二進(jìn)制加法計(jì)數(shù)器完成四位異步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)，并完成編譯、仿真、引腳鎖定、下載及硬件測試。

3.實(shí)驗(yàn)連線：清零端Reset接按鍵開關(guān)，clk時(shí)鐘源（clk＜1Hz），四位輸出D3、D2、D1、D0接四個(gè)LED燈。電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)三文本輸入設(shè)計(jì)邏輯門電路一、實(shí)驗(yàn)?zāi)康氖煜AX+plusII的文本設(shè)計(jì)全過程，掌握簡單邏輯電路的VHDL描述、文本輸入、仿真和硬件下載測試。二、實(shí)驗(yàn)內(nèi)容1.使用VHDL中定義的邏輯操作符，設(shè)計(jì)一個(gè)能同時(shí)實(shí)現(xiàn)與門、或門、與非門、或非門、異或門及反相器的基本門電路。要求輸入端口為A、B。輸出端口為YANDYOR、YNAND、YNOR、YXOR、YNOT。

2.完成文本輸入、編譯、仿真、引腳鎖定、下載及硬件測試。電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)四掃描顯示電路的驅(qū)動(dòng)一、實(shí)驗(yàn)?zāi)康?.了解八位七段LED數(shù)碼管掃描顯示的原理。2.學(xué)習(xí)同時(shí)使用文本輸入和原理圖輸入設(shè)計(jì)數(shù)字電路方法。二、實(shí)驗(yàn)內(nèi)容1.使用VHDL的CASE語句，設(shè)計(jì)七段譯碼器程序，并完成文本輸入、編譯、仿真。

電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)四掃描顯示電路的驅(qū)動(dòng)2.打開圖形編輯窗，從宏功能元件庫中調(diào)出74193，設(shè)計(jì)地址產(chǎn)生器。調(diào)出己設(shè)計(jì)好的七段譯碼器元件，按圖示電路連接，組成掃描顯示電路并完成原理圖輸入、編譯、仿真、引腳鎖定、下載及硬件測試。下載完畢后，數(shù)碼管循環(huán)顯示“F～0”。電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)四掃描顯示電路的驅(qū)動(dòng)3.實(shí)驗(yàn)連線

清零信號RESET所鎖定的管腳接按鍵開關(guān)。時(shí)鐘CLK接時(shí)鐘源（F=1Hz左右）。地址信號SEL2、SEL1、SEL0鎖定的管腳同P37處的連接線孔SEL2、SEL1、SEL0相連。代表7段碼驅(qū)動(dòng)信寫A、B、C、D、E、F、G鎖定的管腳同PCLK處的連接線孔A、B、C、D、E、F、G相連。

電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)五交通燈控制器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康牧私廨^復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)，學(xué)習(xí)VHDL的多層次設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容依據(jù)交通常規(guī)“紅燈停，綠燈行，黃燈提醒”，按表所示要求，完成交通燈控制器的VHDL多層次描述。要求將程序分成幾個(gè)基本模塊，首先對基本模塊逐一完成文本輸入、編譯、仿真。然后輸入頂層程序，并完成編譯、仿真、引腳鎖定、下載電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)五交通燈控制器設(shè)計(jì)附：紅、綠、黃燈和倒計(jì)時(shí)顯示器的平面圖電子電路EDA實(shí)驗(yàn)實(shí)驗(yàn)六多波形信號發(fā)生器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.學(xué)習(xí)用VHDL設(shè)計(jì)波形發(fā)生器的方法，了解CPLD與D/A的接口技術(shù)。

2.學(xué)習(xí)同時(shí)使用文本輸入和原理圖輸入設(shè)計(jì)數(shù)字電路方法。二、實(shí)驗(yàn)內(nèi)容1.