FPGA習題集及參考答案

（）2.FPGA/CPLD有如下設計步驟：①原理圖/HDL文本輸入、②適配、③功能仿真、④綜合、⑤編程下載、⑥硬件測試，正確的設計順序是①()⑤⑥。3.在EDA工具中，能完成在目標系統(tǒng)器件上布局布線的軟件稱為。4.設計輸入完成之后，應立即對文件進行。5.基于硬件描述語言的數(shù)字系統(tǒng)設計目前最常用的設計方法稱為（）設計法。6.將硬件描述語言轉化為硬件電路的過程稱為。7.IP核在EDA技術和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為IP。10.IP核在EDA技術和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為。HDL綜合器就是邏輯綜合的過程，把可綜合的VHDL/VerilogHDL轉化成硬件電路時，包含了三個過程，.1115.仿真是對設計輸入的規(guī)范檢測，這種仿真通過只能表示編譯通過，說明設計滿足一定的語法規(guī)范，但不能保證設計功能滿足期望。16.仿真是對綜合后的網(wǎng)表進行的仿真，它驗證設計模塊的基本邏輯功能，但不帶有布局布線后產(chǎn)生的時序信息，是理想情況下的驗證。17.仿真是布局布線后進行的后仿真，仿真時考慮了布線延時，和芯片實際的工作情況更加接近。描述測試信號的變化和測試工程的模塊叫做。.1925.是描述數(shù)據(jù)在寄存器之間流動和處理的過程。29.未來的集成電路技術的發(fā)展趨勢，把整上系統(tǒng)集成在一個芯片上去，這種芯片被稱為。30.從互連結構上可將PLD分為確定型和統(tǒng)計型兩類。確定型結構的代表是（），統(tǒng)計型結構代表是34.根據(jù)配置數(shù)據(jù)線數(shù)，器件配置可分為并行配置和串行配置兩類。串行配置以（）為單位將配置數(shù)據(jù)載人可編程器件：而并行配置一般以為單位向可編程器件載入配置數(shù)據(jù)。（）40.VerilogHDL提供了標準的系統(tǒng)任務，用于常用的操作。如顯示、文件輸入/輸出等，系統(tǒng)函數(shù)前都有一個41.VerilogHDL很好地支持了“自頂向下”的設計理念，即，復雜任務分解成的小模塊完成后，可以通過()的方式，將系統(tǒng)組裝起來。者提供仿真模型為設計目的；另一種是模塊，即，為功能模塊的測試提供信號源激勵、輸出46.在VerilogHDL的邏輯運算中，設A=4′b1010，則表達式~A的結果為()EDA名詞解釋、二A：連續(xù)賦值B：并行賦值C：串行賦值D：函數(shù)賦值A：知識產(chǎn)權B：互聯(lián)網(wǎng)協(xié)議C：網(wǎng)絡地址D：都不是A：順序B：并行C：順序或并行D：串行A：FPGA是基于乘積項結構的可編程邏輯器件；A：CPLD是基于查找表結構的可編程邏輯器件；11．IP核在EDA技術和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為。A：時序邏輯電路B：組合邏輯電路C：雙向電路D：三態(tài)控制電路A：查找表（LUT）C：PAL可編程B：ROM可編程D：與或陣列可編程A：LUT結構B：乘積項結構C：PLDD：都不對A：LUT結構B：乘積項結構C：PLDD：都不對A：！B：+C：&D：{}21．將設計的系統(tǒng)按照EDA開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程，稱為。A：設計的輸入B：設計的輸出C：仿真D：綜合A：編譯B：編輯C：功能仿真D：時序仿真26．基于硬件描述語言的數(shù)字系統(tǒng)設計目前最常用的設計方法稱為（）設計法。A：自底向上B：自頂向下C：積木式D：頂層27．在EDA工具中，能將硬件描述語言轉化為硬件電路的重要工具軟件為。A：仿真器B：綜合器C：適配器D：下載器28．在EDA工具中，能完成在目標系統(tǒng)器件上布局布線的軟件稱為。A：仿真器B：綜合器C：適配器D：下載器A：邏輯門B：PROMC：PLAD：GALA：半用戶定制B：全用戶定制C：自動生成D：非用戶定制A：與門陣列B：輸入緩存C：與非門陣列D：或門陣列A：大小寫相同B：大小寫不同C：只允許大寫D：只允許小寫A：函數(shù)B：常數(shù)C：變量D：子程序A：表達式B：輸出C：輸入D：程序包（）A：串行B：順序C：并行D：順序或并行A：條件相與的邏輯B：條件相或的邏輯C：條件相異或的邏輯D：三態(tài)控制電路A：帶優(yōu)先級且條件相與的邏輯電路B：雙向控制電路C：三態(tài)控制電路D：條件相異或的邏輯電路A：原理圖/HDL文本輸入->功能仿真->綜合->適配->編程下載->硬件測試B：原理圖/HDL文本輸入->適配->綜合->功能仿真->編程下載->硬件測試C：原理圖/HDL文本輸入->功能仿真->綜合->編程下載->適配->硬件測試D：原理圖/HDL文本輸入->適配->功能仿真->綜合->編程下載->硬件測試15．簡要說明一下功能仿真和時序仿真的異同。設計過程中如果只做功能仿真，不做時序仿真，設計的正確23．比較基于查找表的FPGA和CPL28．CPLD是基于什么結構的可編程邏輯器件？其基本結構由哪幾部分組成。29．FPGA是于什么結構的可編程邏輯器件？其基本結構由哪幾部分組成。3．下面程序描述一個時鐘上升沿觸發(fā)、同步復位的D觸發(fā)器，試補充完整。7．下面程序描述了一個數(shù)據(jù)選擇器MUX，試補充完整。8．下面程序描述了一個返回兩個數(shù)中的最大值的函數(shù)。試補充完整。if(空（3）)第9行for(i=3;i>=0;i=i-1)第10行out[i]=a[i]&b[i];第4行inputsel;if(h)elseif(g)elseif(f)elseif(e)elseif(d)elseif(c)elseif(b)elseif(a)elseif1.設計7人投票表決器，當大于等于4票時輸出為12.試描述一個具有循環(huán)左移和循環(huán)右移功能的8位串入并出移位寄存器。4.試描述一個異步復位、二十進制的減法計數(shù)器。6.試描述一個同步置數(shù)、同步清零的8位加法計數(shù)器7.分別用持續(xù)賦值和阻塞賦值方式描述的2選1多路選擇器。8.用阻塞賦值方式描述移位寄存器。13.設計一個序列檢測器,用于檢測串行的二進制序列,每當連續(xù)輸入三個或三個以上的1時,序列檢測器的輸14.設計一個狀態(tài)機實現(xiàn)在時鐘clk的控制下檢測輸入的串行數(shù)據(jù)是否為“110”，畫出狀態(tài)轉移圖，并寫出設15.下圖是一個含有下降沿觸發(fā)的D觸發(fā)器的時序電路，試寫出此電路的VerilogHDL設計程序。xinclkOROUTPUTQDQDOUTPUTQDQyout□7.(軟)8.(片上系統(tǒng))、(可編程片上系統(tǒng))14.（行為仿真）、（功能仿真）、（時序仿真）23.（線網(wǎng)類型）、（寄存器類型）27.（阻塞賦值）、（非阻塞賦值）（輸入端口）、（輸出端口）24.（功能仿真）、（時序仿真）28.（時間單位）、（時間精度）11.邊界掃描測試是一種可測試結構技術21－25ABABA（2）到了80年代，為了適應電子產(chǎn)品在規(guī)模和制作上的需要，應運出現(xiàn)了以計算機仿真和自動布線為核心技術的第二代EDA技術。（3）90年代后，隨著科學技術的發(fā)展，出現(xiàn)了以高級語言描述、系統(tǒng)級仿真和綜合技術為特征的第三代2．答：EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，對系統(tǒng)功能進行描述完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。3．答：自頂向下首先從系統(tǒng)設計入手，在頂層進行功能劃分和結構設計，并在系統(tǒng)級采用仿真手段驗證設計的正確性，然后再逐級設計低層的結構，實現(xiàn)從設計、仿真、測試一體化。其方案的驗證與設計、電路與PCB設計專用集成電路設計等都由電子系統(tǒng)設計師借助于EDA工具完成。和效率大幅度提高。（5）在選擇器件的類型、規(guī)模、硬件結構等方面具有更大的自由度。6．答：設計準備、設計輸入、設計處理、器件編程以及相應的功能仿真、時序仿真和器件測試三個設計驗7．答：具體設計流程包括設計輸入、功能仿真、綜合、綜合后仿真、約束設置、實現(xiàn)、布局布線后仿真、生成配置文件與配置FPGA8．答：主