基于FPGA的浮點(diǎn)除法和開(kāi)方部件的設(shè)計(jì)與優(yōu)化實(shí)現(xiàn)的中期報(bào)告

基于FPGA的浮點(diǎn)除法和開(kāi)方部件的設(shè)計(jì)與優(yōu)化實(shí)現(xiàn)的中期報(bào)告本實(shí)驗(yàn)旨在設(shè)計(jì)并實(shí)現(xiàn)基于FPGA的浮點(diǎn)除法和開(kāi)方部件，以提高數(shù)字信號(hào)處理的速度和精度。本中期報(bào)告將展示設(shè)計(jì)的進(jìn)展和優(yōu)化的結(jié)果。一、設(shè)計(jì)方案針對(duì)浮點(diǎn)除法和開(kāi)方運(yùn)算，我們采用了牛頓迭代法，通過(guò)迭代計(jì)算來(lái)逼近最終的結(jié)果。浮點(diǎn)除法的迭代公式為：xn+1=xn(2-d*xn)其中d為除數(shù)，xn為迭代變量，初始值為1。當(dāng)?shù)`差小于一定值時(shí)，迭代停止，輸出結(jié)果。開(kāi)方運(yùn)算的迭代公式為：xn+1=(xn+a/xn)/2其中a為被開(kāi)方數(shù)，xn為迭代變量，初始值為1。當(dāng)?shù)`差小于一定值時(shí)，迭代停止，輸出結(jié)果。在FPGA上實(shí)現(xiàn)浮點(diǎn)數(shù)的計(jì)算，需要將浮點(diǎn)數(shù)轉(zhuǎn)換成定點(diǎn)數(shù)進(jìn)行運(yùn)算。我們采用定點(diǎn)數(shù)的二進(jìn)制補(bǔ)碼表示法，在進(jìn)行浮點(diǎn)數(shù)的轉(zhuǎn)換和運(yùn)算時(shí)，我們將浮點(diǎn)數(shù)乘以一個(gè)較大的比例因子，將其轉(zhuǎn)換為定點(diǎn)數(shù)進(jìn)行計(jì)算。由于浮點(diǎn)數(shù)的位數(shù)比較大，導(dǎo)致了FPGA的資源消耗較多，因此我們將浮點(diǎn)數(shù)拆成兩個(gè)較小的部分進(jìn)行計(jì)算，最后將結(jié)果合成為一個(gè)浮點(diǎn)數(shù)。二、實(shí)現(xiàn)過(guò)程在設(shè)計(jì)過(guò)程中，我們采用了Vivado軟件進(jìn)行仿真和實(shí)現(xiàn)。首先，我們通過(guò)Vivado的IPCatalog庫(kù)選擇對(duì)應(yīng)的運(yùn)算庫(kù)，設(shè)計(jì)浮點(diǎn)除法和開(kāi)方運(yùn)算模塊。由于我們采用的是牛頓迭代法，需要通過(guò)模塊之間傳遞數(shù)據(jù)來(lái)實(shí)現(xiàn)迭代計(jì)算，因此設(shè)計(jì)時(shí)需要合理設(shè)計(jì)模塊的輸入輸出端口。在完成設(shè)計(jì)后，我們對(duì)模塊進(jìn)行了仿真，并注重優(yōu)化。我們采用了DSP48E1模塊進(jìn)行定點(diǎn)數(shù)計(jì)算，盡量減少FPGA資源消耗，在確定了合適的精度和迭代次數(shù)后，針對(duì)單精度浮點(diǎn)數(shù)和雙精度浮點(diǎn)數(shù)進(jìn)行了優(yōu)化，并將其轉(zhuǎn)化為Verilog代碼進(jìn)行實(shí)現(xiàn)。三、結(jié)果展示經(jīng)過(guò)多次優(yōu)化和修改，實(shí)驗(yàn)設(shè)計(jì)的下表所示，其中clk為時(shí)鐘信號(hào)，rst為重置信號(hào)，a為被開(kāi)方數(shù)，d為除數(shù)，x為迭代變量，y為最終結(jié)果。```verilogmoduleDivSqrt(clk,rst,a,d,x,y);parameterAWIDTH=32;//定點(diǎn)數(shù)寬度parameterFWIDTH=24;//浮點(diǎn)數(shù)寬度inputclk,rst;//時(shí)鐘和重置信號(hào)inputsigned[AWIDTH-1:0]a;//被開(kāi)方數(shù)inputsigned[AWIDTH-1:0]d;//除數(shù)inputsigned[AWIDTH-1:0]x;//迭代變量outputsigned[FWIDTH-1:0]y;//最終結(jié)果//浮點(diǎn)除法模塊div_module#(AWIDTH,FWIDTH)div(clk,rst,d,x,y);//浮點(diǎn)開(kāi)方模塊sqrt_module#(AWIDTH,FWIDTH)sqrt(clk,rst,a,x,y);endmodule```四、下一步工作在實(shí)現(xiàn)的基礎(chǔ)上，我們計(jì)劃進(jìn)一步完善設(shè)計(jì)，增加對(duì)單精度和