第六章 采用中、大規(guī)模集成電路的邏輯設(shè)計

安徽大學(xué)計算機(jī)學(xué)院 錢付蘭第六章采用中、大規(guī)模集成電路的邏輯設(shè)計6.1二進(jìn)制并行加法器6.2數(shù)值比較器6.3譯碼器6.4多路選擇器6.5計數(shù)器6.6寄存器安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.0引言小規(guī)模集成電路僅僅是器件（如門電路或觸發(fā)器）的集成中規(guī)模集成電路是邏輯部件（如譯碼器、計數(shù)器等）的集成大規(guī)模、超大規(guī)模集成電路是一個數(shù)字子系統(tǒng)或整個數(shù)字系統(tǒng)的集成安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器二進(jìn)制并行加法器是一種能夠并行產(chǎn)生兩個二進(jìn)制數(shù)算術(shù)和的邏輯部件，它由若干個全加器組成，較低位全加器的進(jìn)位輸出與較高位全加器的進(jìn)位輸入相連。只有在進(jìn)位信號依次通過各個全加器傳送到高位后才有正確的值。因?yàn)楦鬟M(jìn)位的產(chǎn)生依賴于低位的進(jìn)位。

--運(yùn)算速度較慢安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器先行進(jìn)位：使較低位的進(jìn)位信號越過中間各級直接決定較高位的進(jìn)位輸出，各位的進(jìn)位直接由被加數(shù)和加數(shù)決定，而不需依賴低位的進(jìn)位。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器全加器和以及進(jìn)位輸出的一般形式為：加數(shù)被加數(shù)進(jìn)位當(dāng)i=1,2,3,4時，進(jìn)位輸出表達(dá)式為：令，則全加器的進(jìn)位輸出可以寫成：進(jìn)位產(chǎn)生函數(shù)進(jìn)位傳輸函數(shù)全加器和表達(dá)式全加器的和輸出可以寫成：安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器進(jìn)位函數(shù)的表達(dá)式用進(jìn)位傳遞函數(shù)和進(jìn)位產(chǎn)生函數(shù)表示如下：上述函數(shù)表達(dá)式經(jīng)整理后可得到下面的形式：安徽大學(xué)計算機(jī)學(xué)院 錢付蘭P182圖6.2(a)(b)A是二進(jìn)制被加數(shù)，B是二進(jìn)制加數(shù)，C0是低位的進(jìn)位，F(xiàn)C4是高位的進(jìn)位輸出，F(xiàn)是和安徽大學(xué)計算機(jī)學(xué)院 錢付蘭例：使用74283設(shè)計4位加減法器思考：1減法器怎么實(shí)現(xiàn)？

2如何選擇加法或減法運(yùn)算？

安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器由于需要設(shè)計的加法/減法器應(yīng)具有加減算術(shù)兩種功能，因此設(shè)定一個功能選擇變量M=1=1=1=1當(dāng)M=0時，執(zhí)行A+B運(yùn)算；當(dāng)M=1時，執(zhí)行A-B運(yùn)算。補(bǔ)碼=反碼+1注意：1與其他數(shù)異或?yàn)閷υ摂?shù)取反安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器例2設(shè)計一個8421BCD碼轉(zhuǎn)余3碼的電路0011余3碼0742838421BCD碼安徽大學(xué)計算機(jī)學(xué)院 錢付蘭未修正BCD碼和數(shù)已修正BCD碼和數(shù)修正NC000000000000100001000010200010000100300011000110400100001000500101001010600110001100700111001110801000010000901001010010例3設(shè)計一個8421BCD碼十進(jìn)制加法器未修正BCD碼和數(shù)已修正BCD碼和數(shù)修正NC1001010100001110101110001112011001001011301101100111140111010100115011111010111610000101101171000110111118100101100011910011110011思考：

并行加法器中2個8421BCD碼相加，最大等于多少？

0101+0101=？下圖，N代表和安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器未修正BCD碼和數(shù)已修正BCD碼和數(shù)修正NC1001010100001110101110001112011001001011301101100111140111010100115011111010111610000101101171000110111118100101100011910011110011第二層：對外的輸出第一層：對內(nèi)的輸出C是、、、、的函數(shù)求C的函數(shù)表達(dá)式。10000-01010=00110思路：1.第一層輸入為兩個加數(shù)；2.第二層輸入一組為第一層的輸出，另一組為修正和未修正之間的差值；3.用C作為控制函數(shù)，寫出其函數(shù)表達(dá)式：當(dāng)C為0時差值為0000當(dāng)C為1時差值為0110；如果和小于等于9，不變?nèi)绻痛笥诘扔?0，和加6，進(jìn)位1安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器04128513931561410162028241721292523312718223026ABCDE的最小項(xiàng)是：1271119回顧一下五變量的卡諾圖化簡安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器00100010001100111ddd1ddd1ddd1ddd00000101101010010111111000011110安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.1二進(jìn)制并行加法器7428374283＆＆＆＆C1進(jìn)位輸出進(jìn)位輸入和數(shù)(8421BCD碼)被加數(shù)加數(shù)如果和小于等于9，直接輸出如果和大于等于10，加6后輸出安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.2數(shù)值比較器兩個數(shù)的比較是一種邏輯運(yùn)算，它確定其中一個數(shù)是大于、小于還是等于另一個數(shù)。用來比較A和B兩個整數(shù)而確定其相對大小的邏輯電路稱為數(shù)值比較器。常用的中規(guī)模集成電路數(shù)值比較器有四位數(shù)值比較器和八位數(shù)值比較器等。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.2數(shù)值比較器7485比較器輸入級聯(lián)輸入輸出100010100010100010100010100100010010001001級聯(lián)輸入端主要用來擴(kuò)展參加比較的數(shù)據(jù)位數(shù)。一般是來自低位的比較結(jié)果安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.2數(shù)值比較器例4用兩個7485，設(shè)計一個8位數(shù)值比較器74857485001安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.2數(shù)值比較器用數(shù)值比較器和門電路設(shè)計比較兩個五位二進(jìn)制數(shù)大小的電路。7485將5位二進(jìn)制數(shù)分成兩組安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.2數(shù)值比較器7485=1&&11理論分析電路圖：安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.3譯碼器譯碼器是一種多輸出組合邏輯部件，它能將n個輸入變量變換成個輸出函數(shù)，并且每個輸出函數(shù)對應(yīng)于n個輸入變量的一個最小項(xiàng)(最小項(xiàng)取反)。74138001S1,S2，S3是使能端，作用是禁止或選通譯碼器。S1=1，且時，使能，S1=0，或時，禁止譯碼器輸出安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.3譯碼器使能輸入輸出10000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110011111111111111111注意：輸出結(jié)果為最小項(xiàng)取反。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭思考：譯碼器的作用？實(shí)現(xiàn)邏輯函數(shù)＆174138方法：由函數(shù)表達(dá)式，得到最小項(xiàng)表達(dá)式，把最小項(xiàng)對應(yīng)的74138輸出接與非門即可。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.3譯碼器

例5用74138設(shè)計全減器輸入輸出0000000111010110110110010101001100011111差數(shù)和借位的邏輯函數(shù)表達(dá)式：對邏輯函數(shù)表達(dá)式作適當(dāng)變換后：安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.3譯碼器＆＆174138安徽大學(xué)計算機(jī)學(xué)院 錢付蘭例6用74138實(shí)現(xiàn)邏輯函數(shù)74138I74138II＆BCD1AF使用最高位來區(qū)分高8和低8位，A=0，小于8，左邊有效低8位高8位安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.4多路選擇器選擇控制輸入數(shù)據(jù)輸入輸出W00011011?74153安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.4多路選擇器其內(nèi)部近似原理圖如左：由A1A0控制開關(guān)閉合的位置。如A1A0=01時，K1閉合，W=D1思考：74153的主要功能？實(shí)現(xiàn)邏輯函數(shù)安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.4多路選擇器例7用74153實(shí)現(xiàn)邏輯函數(shù)?74153AB1FABFW000011101110安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.4多路選擇器例8?74153ABC1CF安徽大學(xué)計算機(jī)學(xué)院 錢付蘭思考：123安徽大學(xué)計算機(jī)學(xué)院 錢付蘭實(shí)驗(yàn)十三(三)使用八選一多路選擇器和3-8譯碼器設(shè)計一個三位二進(jìn)制等值比較器安徽大學(xué)計算機(jī)學(xué)院 錢付蘭CBAXYZ100CBA=XYZF=0CBAXYZF=1譯碼器多路選擇器F安徽大學(xué)計算機(jī)學(xué)院 錢付蘭某汽車駕駛員培訓(xùn)班結(jié)業(yè)考試，有三名評判員，其中A為主評判員，B、C為副評判員，評判時，按照少數(shù)服從多數(shù)原則，但若主評判員認(rèn)為合格也可以通過。試用74LS138和與非門實(shí)現(xiàn)此功能的邏輯電路。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭解：根據(jù)設(shè)計要求，設(shè)輸入變量為A（主評判員）、B、C（副評判員）=1時，認(rèn)為合格；A、B、C=0時認(rèn)為不合格；輸出變量為L=1通過，L=0不通過。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭思考：如何用多路選擇器實(shí)現(xiàn)？安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.5計數(shù)器計數(shù)器是一種對輸入脈沖信號進(jìn)行計數(shù)的時序邏輯部件。計數(shù)器可分為同步計數(shù)器和異步計數(shù)器；二進(jìn)制計數(shù)器、十進(jìn)制計數(shù)器；加法計數(shù)器，減法計數(shù)器和加減可逆計數(shù)器等。典型的中規(guī)模集成電路計數(shù)器（如74193）是四位二進(jìn)制同步可逆計數(shù)器。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.5計數(shù)器74193引線名稱功能清除預(yù)置控制預(yù)置初始值累加計數(shù)脈沖()累減計數(shù)脈沖()計數(shù)值進(jìn)位輸出()借位輸出()輸入端輸出端輸入輸出1000000dcbadcba011累加計數(shù)011累減計數(shù)安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.5計數(shù)器例9設(shè)計模十計數(shù)器74193＆1CP100001001000100100011010010000111011001010000的初態(tài)如何設(shè)置？

DCBA=0000設(shè)置后再將安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.5計數(shù)器例10設(shè)計模12減法計數(shù)器74193≥1CP10＆11111111010011101101110010110101011001111000101010010011安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.6寄存器寄存器是數(shù)字系統(tǒng)中用于存放數(shù)據(jù)或運(yùn)算結(jié)果的邏輯部件，它具有接收數(shù)據(jù)、存放數(shù)據(jù)或傳送數(shù)據(jù)的功能。在實(shí)際應(yīng)用中，除要求寄存器具備上述基本功能外，還應(yīng)具有左、右移位，串、并行輸入，串、并行輸出以及預(yù)置、清零等多種功能。四位雙向移位寄存器是常用的中規(guī)模寄存器。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.6寄存器引線名稱功能清除并行數(shù)據(jù)輸入右移串行數(shù)據(jù)輸入左移串行數(shù)據(jù)輸入工作方式選擇控制工作脈沖輸出端寄存器的狀態(tài)輸入端74194=00保持

11Q=D01右移

10左移安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.6寄存器輸入輸出0000010保持11110111101001101111000100保持安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.6寄存器例11使用74194設(shè)計模4計數(shù)器74194控制端計數(shù)脈沖1100011000111001安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.7只讀存儲器只讀存儲器（ROM）是數(shù)字系統(tǒng)的重要組成部分，只能重新讀出，不能再寫入新數(shù)據(jù)的存儲器，通常用來存儲不需要改變的程序和數(shù)據(jù)。信息斷電后仍保持不變。從存儲器結(jié)構(gòu)的角度來看，ROM可以看成是由地址譯碼器和只讀不寫存儲體所組成。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.7只讀存儲器地址譯碼器“與”陣列存儲器“或”陣列地址譯碼器字線A是地址，W是字選擇線，F(xiàn)是輸出變量安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.7只讀存儲器11≥1≥1≥1≥1ＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸ＆＆＆＆ＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸ4×4ROM邏輯原理圖4×4ROM陣列原理圖安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.7只讀存儲器例12設(shè)計8421碼轉(zhuǎn)格雷碼8421碼Gray碼00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.7只讀存儲器例13設(shè)計一個∏發(fā)生器，輸入是4位8421碼，輸出為∏，取小數(shù)點(diǎn)后15位，∏=3.141592653589793計數(shù)器∏發(fā)生器ABCDWXYZ輸入輸出∏ABCDWXYZ000000113000100011001001004001100011010001015010110019011000102011101106100001015100100113101001015101110008110010019110101117111010019111100113安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.7只讀存儲器安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.8可編程邏輯陣列“與”陣列和“或”陣列均可以編程的邏輯器件－－PLAPLA的邏輯結(jié)構(gòu)與ROM類似，所不同的是n個變量的“與”陣列不再產(chǎn)生個最小項(xiàng)，而是有n個“與”門提供n個“與”項(xiàng)，每個“與”項(xiàng)與哪些變量有關(guān)由編程決定?！盎颉标嚵型ㄟ^編程可選擇需要的“與”項(xiàng)相“或”，形成“與-或”項(xiàng)。由PLA實(shí)現(xiàn)的“與-或”函數(shù)是最簡“與-或”表達(dá)式。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.8可編程邏輯陣列11≥1≥1≥1＆＆＆＆1＆＆3-6-3PLA邏輯原理圖安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.8可編程邏輯陣列“與”陣列“或”陣列3-6-3PLA陣列原理圖安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.8可編程邏輯陣列例14實(shí)現(xiàn)以下邏輯函數(shù)上述表達(dá)式中不同的“與”項(xiàng)共有3個：化簡安徽大學(xué)計算機(jī)學(xué)院 錢付蘭1、根據(jù)輸入變量，判斷地址位數(shù)；2、根據(jù)輸出函數(shù)個數(shù)，判斷輸出變量個數(shù)；3、化簡函數(shù)，找出獨(dú)立的與項(xiàng)，對應(yīng)為與陣列的個數(shù)；4、對每個輸出函數(shù)的與或表達(dá)式，在或陣列上畫“*”。安徽大學(xué)計算機(jī)學(xué)院 錢付蘭例15用PLA設(shè)計一個8421BCD碼計數(shù)器，并用7段顯示器顯示00000001000100100010001100110100010001010101011001100111011110001000100110010000上述表達(dá)式中不同的“與”項(xiàng)共有4個：觸發(fā)器的激勵函數(shù)表達(dá)式：安徽大學(xué)計算機(jī)學(xué)院 錢付蘭6.8可編程邏輯陣列數(shù)字輸入代碼abcdefg01111110101100002