數(shù)字電路與系統(tǒng)設(shè)計(jì)課件

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A/D和D/A變換一、概念及其應(yīng)用二、主要技術(shù)指標(biāo)1.精度：用分辨率、轉(zhuǎn)換誤差表示2.速度：用轉(zhuǎn)換時(shí)間、轉(zhuǎn)換速率表示*傳感器A/D計(jì)算機(jī)D/A模擬控制被測(cè)被控對(duì)象圖8.0.1典型的數(shù)字控制系統(tǒng)框圖*第一節(jié)DAC

一、DAC的基本原理數(shù)碼寄存器模擬

開(kāi)關(guān)譯碼

網(wǎng)絡(luò)求和放大器DuA參考電源UREF圖8.1.1DAC方框圖*圖8.1.2D和uA的關(guān)系圖11111110110111001011101010010001001000110100010101110110246-6-4-2DuA*1.構(gòu)成2.工作原理電阻網(wǎng)絡(luò)、雙向電子模擬開(kāi)關(guān)、求和放大器、數(shù)碼寄存器、參考電源通常取Rf=R，則：二、倒T型R-2R電阻網(wǎng)絡(luò)DAC*圖8.1.4倒T型R-2R電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換電路*

滿量程電壓值：例已知4位倒T型DAC，輸入數(shù)字量為1101，uREF=-8V，Rf=R，則輸出模擬量uO=?解：*三、DAC的主要參數(shù)1.分辨率LSB：LeastSignificantBit(1)用輸出的電壓（電流）值表示輸入變化1LSB時(shí)，輸出端產(chǎn)生的電壓變化。MSB：MostSignificantBit*例1

已知uOm=5V，n=10，則例2

倒T型網(wǎng)絡(luò)DAC的uOm=10V，試問(wèn)需多少位代碼，才能使分辨率R′達(dá)到2mV。(Rf=R)解由題意知：*(2)用百分比表示(3)用位數(shù)n表示2.轉(zhuǎn)換誤差(1)絕對(duì)誤差：實(shí)際值與理想值之間的差值。(2)相對(duì)誤差：絕對(duì)誤差與滿量程的比值。*從輸入的數(shù)字量發(fā)生突變開(kāi)始，直到輸出電壓進(jìn)入與穩(wěn)態(tài)值相差±?LSB范圍以內(nèi)的這段時(shí)間。3.建立時(shí)間tset

tset±?LSBuOt*第三節(jié)ADC

一、模數(shù)轉(zhuǎn)換的一般過(guò)程1.采樣和保持2.量化與編碼量化電平（離散電平）：都是某個(gè)最小單位（量化單位△）的整數(shù)倍的電平。①舍尾方法②四舍五入方法*圖8.3.2基本采樣保持電路*Otu1(t)(a)模擬輸入信號(hào)*Ot(b′)采樣信號(hào)*Ot(b)采樣輸出信號(hào)*圖8.3.1模擬信號(hào)的采樣保持OtuO(t)（c）采樣保持信號(hào)*采樣—保持信號(hào)uO量化電平uq……*采樣—保持信號(hào)uO量化電平uq……*1.組成二、逐次逼近式ADC電壓比較器、D/A轉(zhuǎn)換器、時(shí)序分配器、JKFF、寄存器2.工作原理先使JKFF的最高位為1，其余低位為0，比較，下一CP有效沿到，決定1的去留；再使JKFF的次高位為1，其余低位為0，比較，下一CP有效沿到，決定1的去留；*直到最低位比較完為止。此時(shí)JKFF中所存的數(shù)碼就是所求的輸出數(shù)字量。轉(zhuǎn)換位數(shù)為N，則轉(zhuǎn)換時(shí)間為(N+1)Tcp。三、ADC的主要參數(shù)1.分辨率：所能分辨的輸入模擬量的最小值。(1)用輸入的電壓（電流）值表示*圖8.3.34位逐次逼近型A/D轉(zhuǎn)換器結(jié)構(gòu)圖*CPCP0CP1CP2CP4CP3圖8.3.4時(shí)序分配器輸出波形*例已知一ADC為10位，UREF=5V，則：(2)用百分比表示(3)用位數(shù)n表示*2.轉(zhuǎn)換誤差(1)絕對(duì)誤差：與輸出數(shù)字量對(duì)應(yīng)的理論模擬值與產(chǎn)生該數(shù)字量的實(shí)際輸入模擬值之間的差值絕對(duì)誤差與額定最大輸入模擬值（FSR）的比值，通常用百分?jǐn)?shù)表示。(2相對(duì)誤差：3.轉(zhuǎn)換時(shí)間和轉(zhuǎn)換速率**

半導(dǎo)體存儲(chǔ)器一、半導(dǎo)體存儲(chǔ)器概念2.存取速度三、分類二、重要指標(biāo)1.存儲(chǔ)量1.按存取方式分類**第一節(jié)只讀存儲(chǔ)器（ROM）2.按使用器件類型來(lái)分一、ROM的分類1.按存儲(chǔ)內(nèi)容寫(xiě)入方式來(lái)分四、ROM的邏輯關(guān)系二、ROM的結(jié)構(gòu)

三、ROM的工作原理

1.屬于組合邏輯電路

2.陣列圖**五、ROM的應(yīng)用

六、固定ROM(MROM)1.實(shí)現(xiàn)組合邏輯函數(shù)

2.字符發(fā)生器

(1)UVEPROM七、可編輯只讀存儲(chǔ)器(PROM)

八、可改寫(xiě)可編程只讀存儲(chǔ)器(EPROM)

(2)E2PROM九、快閃存儲(chǔ)器**第二節(jié)隨機(jī)存儲(chǔ)器(RAM)1.位擴(kuò)展一、靜態(tài)RAM(SRAM)

二、存儲(chǔ)容量的擴(kuò)展2.字?jǐn)U展

三、動(dòng)態(tài)RAM(DRAM)

**第9章半導(dǎo)體存儲(chǔ)器一、半導(dǎo)體存儲(chǔ)器概念：2.存取速度二、重要指標(biāo)

三、分類

1.存儲(chǔ)量：字?jǐn)?shù)N×位數(shù)M如1K容量通常指1024×8bit*高速RAM的存取時(shí)間僅10ns左右**1.按存取方式分類：

串行存儲(chǔ)器(SAM):SequentialAccessMemory

只讀存儲(chǔ)器(ROM):ReadOnlyMemory

隨機(jī)存儲(chǔ)器(RAM):RandomAccessMemoryFIFO型例：前述的單向移位寄存器FILO型例：前述的雙向移位寄存器**第一節(jié)只讀存儲(chǔ)器（ROM）

一.ROM的分類：

1.按存儲(chǔ)內(nèi)容寫(xiě)入方式來(lái)分：

固定ROM(MROM)

可擦可編程ROM(EPROM)可編程ROM(PROM）UVEPROME2PROMFLASHMEMORY**2.按使用器件類型來(lái)分

二極管ROM

MOS型三極管ROM雙極型三極管ROM

二.ROM的結(jié)構(gòu)：地址譯碼器、存儲(chǔ)單元矩陣、輸出電路

**存儲(chǔ)矩陣M×N輸出電路b0b1

…bN-1

D0D1…DN-1地址譯碼器W0…A0圖9.1.1ROM的結(jié)構(gòu)框圖W1WM-1…A1AK**結(jié)論：存1，字線W和位線b間接二極管；存0，字線W和位線b間不接二極管。三.ROM的工作原理

**11D3D2D11D0驅(qū)動(dòng)器輸出電路存儲(chǔ)矩陣地址譯碼器b3b2b1b0字線W0W1W2W3111位線VCCA1A0圖9.1.24×4位二極管ROM**表9.1.1圖9.1.2的地址輸入與輸出狀態(tài)對(duì)應(yīng)關(guān)系地址輸入選中字線ROM輸出A1A0D3D2D1D000W0101001W1111010W2010111W31101**四、ROM的邏輯關(guān)系：1.屬于組合邏輯電路

譯碼器部分的輸出變量和輸入變量（包括原

變量和反變量）構(gòu)成“與”的關(guān)系。存儲(chǔ)矩陣和輸出電路部分的輸出變量和存儲(chǔ)

矩陣的輸入變量構(gòu)成“或”的關(guān)系。2.進(jìn)行ROM電路的分析和設(shè)計(jì)，常用陣列圖來(lái)表

示ROM的結(jié)構(gòu)**D0D1A1A0圖9.1.3ROM的陣列圖A1A0W0W3W2W1D2D3與陣列或陣列**“黑點(diǎn)”代表輸入、輸出間應(yīng)具有的邏輯關(guān)系（“與”或者“或”）（在存儲(chǔ)矩陣中，表示交叉處有二極管。）五、ROM的應(yīng)用

1.實(shí)現(xiàn)組合邏輯函數(shù)

例9.1.1試用ROM實(shí)現(xiàn)如下組合邏輯函數(shù)。**首先應(yīng)將以上兩個(gè)邏輯函數(shù)化成由最小項(xiàng)組成的標(biāo)準(zhǔn)“與-或”式,即解:采用有3位地址碼、2位數(shù)據(jù)輸出的8字節(jié)×2位ROM。將A、B、C3個(gè)變量分別接至地址輸入端A2A1A0。按邏輯函數(shù)要求存入相應(yīng)數(shù)據(jù),即可在數(shù)據(jù)輸出端D0、D1得到F1和F2,其**ROM陣列如圖9.1.9所示111(D1)(D0)F2F1ABC圖9.1.9例9.1.1ROM陣列**例9.1.2試用ROM設(shè)計(jì)一個(gè)8421BCD碼7段顯示譯碼器電路，其真值表如表9.1.2所示。解：由真值表可見(jiàn)，應(yīng)取用輸入地址為4位，輸出數(shù)據(jù)為7位的16字節(jié)×7位ROM。

可根據(jù)真值表直接畫(huà)出ROM的陣列圖，而不需要列出邏輯式。**Q3Q2Q1Q0abcdefg顯示000000000010000110011111001000100102001100001103010010011004010101001005011001000006011100011117100000000008100100001009表9.1.28421BCD碼7段顯示譯碼器電路的真值表**（[]）與陣列譯碼器abcdefg（Q0）（Q1）（Q2）（Q3）A0A1A2A3m0m15圖9.1.10例9.1.2ROM陣列**2.字符發(fā)生器

地址譯碼器D0A2A1A0輸出緩沖器D1D2D3D4圖9.1.11ROM顯示矩陣結(jié)構(gòu)圖

**六、固定ROM(MROM:MaskROM)

七、可編輯只讀存儲(chǔ)器(PROM:ProgrammableROM)

八、可改寫(xiě)可編程只讀存儲(chǔ)器(EPROM)

(1)UVEPROM(UltravioletErasableProgrammableROM)**字線WiVcc位線Yi熔絲圖9.1.4PROM存儲(chǔ)單元雙極型晶體三極管**存儲(chǔ)單元用疊柵注入MOS管構(gòu)成（SIMOS）寫(xiě)入：利用雪崩擊穿；擦除：利用紫外線。字線Wi位線YiDSG圖9.1.5UVEPROM存儲(chǔ)單元MOS型晶體三極管選擇柵浮置柵典型產(chǎn)品如：intel2716(2K8)、intel2732(4K8)

。**(2)E2PROM(Electrically-ErasableProgrammableROM)存儲(chǔ)單元由一只普通的N溝道增強(qiáng)型MOS管，和一只Flotox管組成。寫(xiě)入、擦除：利用隧道效應(yīng)。字線Wi位線YiT2T1G圖9.1.6E2PROM存儲(chǔ)單元MOS型晶體三極管控制柵浮置柵典型產(chǎn)品如：intel2864(8K8)

。**(3)快閃存儲(chǔ)器(FlashMemory)

集中了UVEPROM和E2PROM的優(yōu)點(diǎn)。寫(xiě)入時(shí)利用雪崩擊穿；擦除時(shí)利用隧道效應(yīng)。字線Wi位線YiUSS圖9.1.6E2PROM存儲(chǔ)單元**第二節(jié)隨機(jī)存儲(chǔ)器(RAM)

根據(jù)存儲(chǔ)單元的工作原理，可分SRAM

（StaticRandomAccessMemory）DRAM

（DynamicRandomAccessMemory）一、靜態(tài)RAM(SRAM)

靠觸發(fā)器的自保功能存儲(chǔ)數(shù)據(jù)，一旦電源斷開(kāi)，所存信息丟失。**X0X1X2X3X31X30Y0Y1Y7列譯碼器行譯碼器A5A6A7A0A1A2A3A4R/W控制電路讀/寫(xiě)R/W片選CSI/O圖9.2.1RAM結(jié)構(gòu)示意圖**與ROM相比，多了讀/寫(xiě)(R/W)端。

&&R/WI/OCSDDENENEN4G5G存儲(chǔ)矩陣及地址譯碼電路地址線圖9.2.3片選與讀/寫(xiě)控制電路**二、存儲(chǔ)容量的擴(kuò)展

1.位擴(kuò)展

D0D1D2D3D4D5D6D7CSR/WAA09L0AW/RCS9A2114（I）數(shù)據(jù)輸出CSR/WAA09L2114（Ⅱ）圖9.2.62114芯片位擴(kuò)展D0D1D2D3D0D1D2D3**2.字?jǐn)U展

表9.2.1地址碼與地址范圍的關(guān)系A(chǔ)11A10選中片號(hào)對(duì)應(yīng)地址范圍002114(1)0～1023012114(2)1024～2047102114(3)2048～3071112114(4)3072～4095**圖9.2.72114芯片字?jǐn)U展2-4譯碼器CSR/WAA09L2114（3）D0D1D2D3CSR/WAA09L2114（4）D0D1D2D3CSR/WAA09L2114（1）D0D1D2D3CSR/WAA09L2114（2）D0D1D2D3A10A11R/WA9…A0A11A10A11A10A11A10A11A10D3…D0**例9.2.1試用1K×4位2114RAM擴(kuò)展一個(gè)4K×8位的存儲(chǔ)器。解：（1）確定芯片數(shù)：（2）確定地址線數(shù)D（3）用8片1K×4位2114RAM芯片，經(jīng)字位擴(kuò)展構(gòu)成的存儲(chǔ)電路如圖9.2.8所示。2D=4096，D=12。**CSR/WAA09L2114（7）D0D3……LCSR/WAA09L2114（5）D0D3……LCSR/WAA09L2114（3）D0D3……LCSR/WAA09L2114（1）D0D3……LCSR/WAA09L2114（8）D0D3……LCSR/WAA09L2114（6）D0D3……LCSR/WAA09L2114（4）D0D3……LCSR/WAA09L2114（2）D0D3……L2-4譯碼器A10A11R/WA9

…A0D3

…D0D7

…D4Y3Y2Y1Y0圖9.2.82114RAM的字位擴(kuò)展**三、動(dòng)態(tài)RAM(DRAM)

靠MOS管柵極電容或MOS電容的暫存電荷功能存儲(chǔ)數(shù)據(jù)，由于電容的容量很小，且存在漏電流，需不斷地進(jìn)行刷新。字線Wi位線YiTCBCS圖9.2.9單管MOS動(dòng)態(tài)存儲(chǔ)單元*3.地位

集成邏輯門(mén)電路一、邏輯門(mén)電路1.概念2.發(fā)展&ICO數(shù)據(jù)信號(hào)控制信號(hào)*二、數(shù)字集成電路的分類1.按集成度SSIMSILSIVLSI*74/54AC/ACT2.按制造工藝雙極型TTLECLI2LMOS型PMOSNMOSCMOS400054/74AS54/7454/74H54/74S54/74LS54/74ALS54/74HC/HCT54/74FASTBi-CMOS型*TTL、CMOS集成邏輯門(mén)的基本結(jié)構(gòu)、工作原理和外部特性（包括邏輯功能和外部電氣特性）。3.本章內(nèi)容*第一節(jié)分立元件門(mén)電路結(jié)論：F=AB一、二極管“與門(mén)”電路二極管為理想的0V邏輯03V邏輯13V0ABF12V二極管“與門(mén)”電路*結(jié)論：F=A+B二、二極管“或門(mén)”電路二極管“或門(mén)”電路3V0ABF二極管為理想的0V邏輯03V邏輯1*三、“非”門(mén)電路（反相器）1.三極管開(kāi)關(guān)特性(1)截止條件：e結(jié)反偏，c結(jié)反偏(2)飽和條件：e結(jié)正偏，c結(jié)正偏；在數(shù)字電路中，只利用截止區(qū)（關(guān)態(tài)）和飽和區(qū)（開(kāi)態(tài)）*圖3.1.1三極管開(kāi)關(guān)電路*圖3.1.2三極管截止和飽和時(shí)的等效電路*ton、toff限制了電路的最高工作速度。(3)三極管瞬時(shí)開(kāi)關(guān)特性ton（開(kāi)啟時(shí)間）、toff（關(guān)閉時(shí)間）*圖3.1.3三極管瞬時(shí)開(kāi)關(guān)特性*tontoffuIuO*2.三極管反相器(1)工作原理結(jié)論：P=A1AF（b）邏輯符號(hào)R1VccF(uO)(+12V)VD(+3V)-VBB(-12V)A(u1)iBiCRCDR23.4V0.2V（a）電路圖3.1.4三極管反相器電路*(2)負(fù)載能力負(fù)載灌電流負(fù)載(三極管處于臨界飽和且滿足ICM要求）拉電流負(fù)載若ICS>ICM

則若ICS<ICM則(iD=0)最大灌電流的確定：最大拉電流的確定：**(a)灌電流負(fù)載等效圖*圖3.1.5負(fù)載等效電路*

第二節(jié)TTL門(mén)電路一、典型TTL與非門(mén)1.電路結(jié)構(gòu):輸入級(jí)、中間級(jí)、輸出級(jí)*(a)電路AF&B（b）邏輯符號(hào)圖3.2.1典型TTL與非門(mén)*圖3.2.2T1結(jié)構(gòu)及輸入級(jí)邏輯等效電路*2.工作原理：設(shè)UIH=3.4VUIL=0.2VUon=0.7VVCC=5V結(jié)論：Y=AB(1)A=B=1,(2)A=0,B=1,Y=0開(kāi)態(tài)Y=1關(guān)態(tài)(3)A=1,B=0,Y=1關(guān)態(tài)(4)A=0,B=0,Y=1關(guān)態(tài)*3.TTL與非門(mén)的主要外部特性(1)電壓傳輸特性00.51.01.5uI/Vabcde3.02.01.0uO/VUT

（a）電壓傳輸特性u(píng)IVccuO&VV+_（b）測(cè)試電路圖3.2.3TTL與非門(mén)電壓傳輸特性*①ab段（截止區(qū)）：uI<0.6V,T1深飽和uB2<0.7V,uO=3.4V③cd段（轉(zhuǎn)折區(qū)）：1.3V<uI<1.5V,T2放大→飽和,T5

放大→飽和閥值電壓（開(kāi)啟電壓)UT=1.4V②bc段（線性區(qū)）：0.6V<uI<1.3V,T2放大，T5截止結(jié)論：UI=0.2V時(shí)，T1深飽和*④de段（飽和區(qū)）：1.5V<uI，

T2、

T5

飽和，結(jié)論：UI=3.4V時(shí)，T1倒置放大。uO=0.2V*②閥值電壓：UT=1.4V③關(guān)門(mén)電平、開(kāi)門(mén)電平及噪聲容限

主要靜態(tài)參數(shù)：①輸出邏輯高電平和低電平標(biāo)準(zhǔn)值合格值高電平UOH3.4V≥2.4V0.2V≤0.4V低電平UOL*2.4UoffUon0.41.00uO/VuI/V3.02.02.52.01.51.00.5≥0.8V≤2.0V*UNHUNL10100.4V0.8VuIuO2.0V2.4V11uOuIG1G2圖3.2.4輸入端噪聲容限示意圖*(2)輸入特性iI/mAO-0.5-1.0-1.5-2.0-1.0-0.50.51.01.52.0uI/V1.4(a)輸入特性*uIVccuO&V+_mAiI(b)測(cè)試電路①輸入短路電流：IIS=-1.07mA圖3.2.5輸入特性曲線②輸入漏電流：IIH=IB1(<0.01)約為40A*定義時(shí)，只用一個(gè)輸入端，當(dāng)有2個(gè)或2個(gè)以上輸入端并聯(lián)時(shí)，輸入電流如何？IIH2IIH&UIH&IIS1IIS2*(a)電路AF&B（b）邏輯符號(hào)圖3.2.1典型TTL與非門(mén)*(3)輸入負(fù)載特性①當(dāng)uI<1.3V時(shí)，T5截止

T2截止或T2導(dǎo)通，但忽略其分流作用，因其處于放大狀態(tài)。②當(dāng)uI=1.4V時(shí)，T5導(dǎo)通，箝位于1.4V③穩(wěn)定輸出高電平，則RI

0.91①④穩(wěn)定輸出低電平，則RI

2.5（此時(shí)uI=1.4V）*⑤&“1”直流5V檔內(nèi)阻20K5⑥多余輸入端的處理與信號(hào)端并接；經(jīng)一個(gè)電阻（大于1）接電源正極；接地。懸空引腳為1.4V左右**圖3.2.6輸入負(fù)載特性u(píng)IRI(c)等效電路**(4)輸出特性①拉電流負(fù)載②灌電流負(fù)載驅(qū)動(dòng)門(mén)負(fù)載門(mén)&UOHiL&G1G2&UOL&IG驅(qū)動(dòng)門(mén)負(fù)載門(mén)*③扇入系數(shù)：NI④扇出系數(shù)：NO從輸出特性曲線能看出允許的最大拉電流和灌電流。（如高電平≥2.4V;低電平≤0.4V）通常NO≥8。和，中較小的一個(gè)。*圖3.2.8uO=UOH時(shí)TTL與非門(mén)輸出特性(a)uO=UOH時(shí)輸出特性(b)拉電流負(fù)載示意*圖3.2.9uO=UOL時(shí)TTL與非門(mén)輸出特性(a)uO=UOL時(shí)輸出特性(b)灌電流負(fù)載示意*圖3.2.10TTL與非門(mén)的扇出*(5)動(dòng)態(tài)特性①傳輸延遲tPHLtPLHuIuO圖3.2.11TTL與非門(mén)的傳輸延遲&uIuO*54/74系列，10ns左右1u0uI已知tpd=10nsuI/Vt3.40.20.1nsu0/Vt3.40.2*Vcc與地間接退耦電容以消除尖峰電流帶來(lái)的電路間的串?dāng)_。②動(dòng)態(tài)尖峰電流uIOtticcOICCHICCL圖3.2.12動(dòng)態(tài)尖峰電流*二、改進(jìn)型TTL與非門(mén)1.54H/74H系列圖3.2.1354H/74H系列與非門(mén)（54H/74H00)的電路結(jié)構(gòu)*(1)輸出級(jí)采用達(dá)林頓結(jié)構(gòu)三極管；(2)降低電阻的阻值tpd≈6ns,但加大了電路的靜態(tài)功耗。減小了門(mén)電路輸出高電平時(shí)的輸出電阻。提高了三極管的開(kāi)關(guān)速度使tpd

↓。*2.54S/74S系列*3.02.01.0O0.40.81.21.6uI/Vu0/V（b）電壓傳輸特性圖3.2.1454S/74S系列與非門(mén)（54S/74S00)的電路結(jié)構(gòu)*(1)引入抗飽和三極管。(2)引入有源泄放電路。tpd=3~5ns，電路的靜態(tài)功耗仍比較大。減輕三極管的飽和深度，使tpd

↓。加速T5

的導(dǎo)通或截止，使tpd

↓。*圖3.2.15抗飽和三極管*3.54LS/74LS系列圖3.2.1654LS/74LS系列與非門(mén)（54LS/74LS00)的電路結(jié)構(gòu)*tpd=10ns。(1)提高電阻值。(2)引入抗飽和三極管和有源泄放回路。(3)引入SBD（無(wú)電荷存儲(chǔ)效應(yīng)）代替多發(fā)射極三極管。(4)引入D3、D4

加速關(guān)態(tài)→開(kāi)態(tài)過(guò)程。*表3.2.1不同系列TTL門(mén)電路的性能比較參數(shù)名稱TTL門(mén)電路系列名稱54/7454H/74H54S/74S54LS/74LStpd(ns)106410功耗/每門(mén)(mW)1022.5202pd(ns·mW)1001358020*三、其它類型的TTL門(mén)電路典型TTL與非門(mén)的輸入、輸出特性仍適用1.TTL或非門(mén)2.TTL異或門(mén)

3.集電極開(kāi)路的門(mén)電路（OC門(mén)）(1)引入OC門(mén)的原因①由于是推拉式輸出，輸出端不能直接并聯(lián)，不能實(shí)現(xiàn)線與功能。*(a)電路BAVccR1R2R3R4T4T1T2T5Y（b）邏輯符號(hào)≥1BAY圖3.2.17TTL或非門(mén)電路*(a)電路*BA（b）國(guó)標(biāo)符號(hào)YBA（b）曾用符號(hào)Y圖3.2.18TTL異或門(mén)電路*例1

試分析下圖所示電路的邏輯功能，列出真值表，寫(xiě)出P的邏輯表達(dá)式。PABVCC解：列真值表如下：ABP001011101110P=AB由真值表知：*Y&BA圖3.2.19推拉式輸出級(jí)并聯(lián)的情況Y1&DCY2YG1G2（a）*③不能直接驅(qū)動(dòng)大電流、高電壓的負(fù)載。②輸出高電平是固定的，缺乏靈活性。(2)OC門(mén)①概念②邏輯符號(hào)③使用時(shí)，需外接電源和電阻*（a）電路&BA(b)國(guó)標(biāo)符號(hào)YBA(c)曾用符號(hào)Y圖3.2.20集電極開(kāi)路與非門(mén)的電路和圖形符號(hào)*圖3.2.21OC門(mén)輸出并聯(lián)的接法及邏輯圖*(3)外接電阻RL的確定設(shè)n個(gè)門(mén)并接，驅(qū)動(dòng)m個(gè)負(fù)載門(mén)的輸入端。①所有OC門(mén)輸出高電平IIH:負(fù)載門(mén)輸入漏電流。IOH:OC門(mén)輸出漏電流；*②只有一個(gè)OC門(mén)輸出低電平：IIL：負(fù)載門(mén)低電平輸入電流IG（max）：OC門(mén)最大灌電流*圖3.2.22RL(max)的確定*圖3.2.23RL(min)的確定*③作驅(qū)動(dòng)器(4)OC門(mén)的應(yīng)用①線與②用于接口電路，實(shí)現(xiàn)TTLCMOS電平轉(zhuǎn)換*4.三態(tài)輸出TTL門(mén)（TS門(mén)）(1)三態(tài)輸出與非門(mén)組成及工作原理（a）控制端高電平有效BAVccT4T1T2T5YDP11ENEN&BA國(guó)標(biāo)符號(hào)YENBA曾用符號(hào)YEN*BA曾用符號(hào)YEN（b）控制端低電平有效BAVccT4T1T2T5YDP1ENEN&BA國(guó)標(biāo)符號(hào)YEN圖3.2.24三態(tài)與非門(mén)*(2)典型用途①構(gòu)成總線結(jié)構(gòu)圖3.2.25用三態(tài)門(mén)構(gòu)成總線結(jié)構(gòu)EN1A1G1EN1EN1A2G2EN2EN1AnGnENn…*②雙向數(shù)據(jù)傳輸圖3.2.26用三態(tài)門(mén)實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸EN1D0ENEN1D1總線D0/D1*例1

寫(xiě)出下圖電路的輸出表達(dá)式。EN1ABEN1F1&解：當(dāng)B=0時(shí)，當(dāng)B=1時(shí)，F(xiàn)=A；F=A。所以，F(xiàn)=AB+ABA1A0BF的卡諾圖*例2

如下圖所示電路、及其輸入信號(hào)的波形，試畫(huà)出輸出信號(hào)P和G的電壓波形并寫(xiě)出P的邏輯表達(dá)式。EN&ABP&CDGABCDGP解：當(dāng)C=0時(shí)，當(dāng)C=1時(shí)，P=AB+D。所以，P=ABC+DP=D；*第三節(jié)ECL和I2L門(mén)電路簡(jiǎn)介進(jìn)一步提高速度而研制的。是TTL、CMOS、I2L、ECL電路中工作速度最快的一種。一、ECL門(mén)電路原因：①ECL門(mén)電路中三極管工作在非飽和和淺截止?fàn)顟B(tài)；②ECL門(mén)電路中電阻阻值小，且邏輯擺幅（高、低電平之差）低。*2.工作原理3.參數(shù)②tpd一般為3~5ns目前已能減小至0.1ns以內(nèi)。①高電平-0.8V、低電平-1.6V、閥值電壓、噪聲容限在0.2V左右；1.組成電流開(kāi)關(guān)、基準(zhǔn)電壓源、射極輸出器。*－VEE(－5.2V)(a)電路*BAQP+BAQP(b)國(guó)標(biāo)符號(hào)(c)曾用符號(hào)圖3.3.1典型ECL或/或非門(mén)電路*②由于是射極輸出，可實(shí)現(xiàn)“線或”功能。4.應(yīng)用①ECL電路的產(chǎn)品限于中、小規(guī)模集成電路（由于功耗大），主要用于高速，超高速的數(shù)字系統(tǒng)和設(shè)備當(dāng)中。（國(guó)產(chǎn)ECL電路分為CE10K、CE100K兩個(gè)系列)Y1=A+B+C+DY2=A+B+C+DBADCY2Y1*0V-0.8V-1.6V-0.8VP=P1+P2+P3P1P2P3注：*例3

寫(xiě)出下圖所示ECL電路的輸出表達(dá)式F1

、F2和F3

?！?≥1≥1F1F2F3ABCDEFG解：ECL電路的輸出端可以并聯(lián)，實(shí)現(xiàn)“線或”功能。F1=A+BF2=C+D+E+F+GF3=A+B+C+D+E+F+G*二、I2L門(mén)電路VEET1T2BEC1C2C3進(jìn)一步提高集成度而研制的。每個(gè)邏輯單元的電路結(jié)構(gòu)非常簡(jiǎn)單，且功耗低。1.I2L基本邏輯單元的工作原理圖3.3.2I2L基本邏輯單元*(a)或門(mén)*圖3.3.3I2L基本門(mén)電路(b)或門(mén)*2.參數(shù)①高電平0.7V，低電平0.1V；②一般tpd>10ns。3.應(yīng)用目前I2L電路主要用于制作大規(guī)模集成電路的內(nèi)部邏輯電路（為提高抗干擾能力，接口電路與TTL電平兼容），很少用來(lái)制作中、小規(guī)模集成電路。*第四節(jié)CMOS門(mén)電路CMOS門(mén)電路的特點(diǎn):CMOS反相器（串聯(lián)互補(bǔ)）、CMOS傳輸門(mén)（并聯(lián)互補(bǔ)）是CMOS集成電路的基本組件。①制作工藝簡(jiǎn)單，集成度高；②工作電源允許的變化范圍大，功耗低；③輸入阻抗高，扇出系數(shù)大；④抗干擾能力強(qiáng)。*一、CMOS反相器1.電路結(jié)構(gòu)：NMOS、PMOS管串聯(lián)互補(bǔ)。開(kāi)啟電壓分別為UTN、UTP

，為正常工作，要求：VDD>UTP+UTN2.工作原理設(shè)UTP=-3V，UTN=3V，VDD=10V。(1)UIL=0V*（b）邏輯符號(hào)1AP圖3.4.1CMOS反相器*(2)UIH=VDDT1

、T2

構(gòu)成一種推拉式輸出。故輸出端不能并接實(shí)現(xiàn)“線與”功能。*3.電壓傳輸特性和電流轉(zhuǎn)移特性圖3.4.2電壓傳輸特性和電流轉(zhuǎn)移特性u(píng)IiDABCDEF（b）電流轉(zhuǎn)移特性O(shè)uIVDDuOUTNABCDEFUTUTPVDDO(a)電壓傳輸特性*

靜態(tài)參數(shù)：②③噪聲容限：①UOL=0V，UOH=VDD

（電壓利用率高）在CC4000系列CMOS電路的性能指標(biāo)中規(guī)定：在輸出高、低電平的變化不大于10%VDD的條件下，輸入信號(hào)低，高電平允許的最大變化量。*UNHUNL1010uIuOUOH(min)11uOuIG1G2輸入端噪聲容限示意圖UOL(max)UONUOFF*4.加電后，CMOS器件輸入端不能懸空①輸入電位不定（此時(shí)輸入電位由保護(hù)二極管的反向電阻比來(lái)決定），從而破壞了電路的正常邏輯關(guān)系；②由于輸入阻抗高，易接受外界噪聲干擾，使電路產(chǎn)生誤動(dòng)作；③極易使柵極感應(yīng)靜電，造成柵擊穿。*二、其它類型的CMOS電路兩個(gè)反相器的負(fù)載管并聯(lián)，驅(qū)動(dòng)管串聯(lián)。1.CMOS與非門(mén)(1)電路結(jié)構(gòu)*&BAP（b）邏輯符號(hào)圖3.4.3CMOS與非門(mén)*①輸出阻抗變化大；ABPRO001RON/2011RON

101RON

1102RON

P=A+B存在的缺點(diǎn)：②輸入端數(shù)目↑，UOL↑，

UNL↓。(2)工作原理*BA1P≥111圖3.4.4帶緩沖級(jí)的CMOS與非門(mén)*2.CMOS或非門(mén)(1)電路結(jié)構(gòu)兩個(gè)反相器的負(fù)載管串聯(lián)，驅(qū)動(dòng)管并聯(lián)。(2)工作原理①輸出阻抗變化大；存在的缺點(diǎn)：②輸入端數(shù)目↑，UOH↓，

UNH↓。*≥1BAP（b）邏輯符號(hào)圖3.4.5CMOS或非門(mén)*BA1P&11圖3.4.6帶緩沖級(jí)的CMOS或非門(mén)*例4

寫(xiě)出下圖CMOS電路的邏輯表達(dá)式?！?ABP2VDDEN1BA邏輯符號(hào)P2解：當(dāng)B=0時(shí)，當(dāng)B=1時(shí)，P2=A；P2

為高阻態(tài)。*3.CMOS雙向傳輸門(mén)(1)電路結(jié)構(gòu)NMOS、PMOS管并聯(lián)互補(bǔ)。(2)工作原理c=1時(shí)傳輸，c=0時(shí)關(guān)斷。c=1時(shí)；N管導(dǎo)通；P管導(dǎo)通0VDD*TGCCCC(b)國(guó)標(biāo)符號(hào)(c)曾用符號(hào)圖3.4.7CMOS雙向傳輸門(mén)*例5

寫(xiě)出下圖CMOS電路的邏輯表達(dá)式。解：當(dāng)B=0時(shí)，當(dāng)B=1時(shí)，P4

為高阻態(tài)。1ABVDDTGP4P4=A；EN1BA邏輯符號(hào)P4

可編程邏輯器件*PLD概述PLD內(nèi)部包含有豐富的邏輯部件（如各種門(mén)電路、開(kāi)關(guān)、觸發(fā)器等）和連線，各邏輯部件相互不連接或局部連接。用戶可通過(guò)配置器件內(nèi)部邏輯部件的互連關(guān)系、分配PLD管腳的用途，即所謂的編程，實(shí)現(xiàn)多種邏輯功能。同一種PLD器件，其內(nèi)部邏輯部件的互連關(guān)系不同、引腳的分配方案不同，實(shí)現(xiàn)的邏輯功能也不同，給使用者帶來(lái)了極大的方便*PLD的開(kāi)發(fā)流程圖*編程的目標(biāo)文件.POF文件SRAM目標(biāo)文件(.SOF)JEDEC文件(.JED)十六進(jìn)制(Intel格式)文件(.HEX)Tabular文本文件(.TTF)串行位流文件(.SBF)*PLD開(kāi)發(fā)軟件LogicalDevices公司的CUPL軟件DataI/O公司的ABEL軟件Xilinx公司的Fundation軟件Altera公司的MAX+PLUSⅡ軟件Lattice公司的ISPSynarioSystem軟件 通常這些軟件只能開(kāi)發(fā)本公司生產(chǎn)的器件。*PLD編程器Xeltek公司的SUPERPRO系列編程器Microcontrollers（如：INTEL公司的8751H、8796BH等）；PLD器件（如各種PAL、GAL器件、XILINX公司的XC7372-68PL(159) 等CPLD器件、Lattice公司的ispLSI1016-44PL(60)、ispLSI1032-84PL(62)等ispLSI器件的編程。**40引腳芯片插座電源指示燈通信端口圖10.1.2SuperProZ編程器的外觀*常用英文縮寫(xiě)PLD:ProgrammableLogicDevice；ASIC:ApplicationSpecificIntegratedCircuit；EDA:ElectronicsDesignAutomation；CAD:ComputerAidedDesign；CAA:ComputerAidedAnalysis；CAT:ComputerAidedTest；*10.2PLD的基本結(jié)構(gòu)一、PLD實(shí)現(xiàn)各種邏輯功能的依據(jù)二、傳統(tǒng)PLD的總體結(jié)構(gòu)圖10.1.1傳統(tǒng)PLD的總體結(jié)構(gòu)

輸出電路輸入電路與陣列或陣列外部數(shù)據(jù)輸入數(shù)據(jù)輸出輸入項(xiàng)乘積項(xiàng)和項(xiàng)反饋……*三、多路選擇器10.3PLD的表示方法一、緩沖電路

二、與門(mén)、或門(mén)及連接表示

*1AAA圖10.3.3PLD中連接方式表示圖10.3.1PLD輸入緩沖電路

*圖10.2.2PLD中的與門(mén)、或門(mén)表示*圖10.2.4PLD中的多路選擇器00011011ABCDC0FC1*10.4PLD的分類一、PLD的集成度分類

圖10.4.1PLD的密度分類可編程邏輯器件PLD低密度可編程邏輯器件LDPLD高密度可編程邏輯器件HDPLDPROMPLAPALGALCPLDFPGA*1.低密度可編程邏輯器件(LDPLD:Low-DensityPLD)

(1)PROM(ProgrammableROM)20世紀(jì)70年代初。與陣列固定，或陣列可編程。(2)PLA(ProgrammableLogicArray)20世紀(jì)70年代初。與陣列、或陣列都可編程。(3)PAL(ProgrammableArrayLogic)

20世紀(jì)70年代末。與陣列可編程，或陣列固定。(4)GAL(GenericArrayLogic)20世紀(jì)80年代初。大部分與陣列可編程，或陣列固定。LDPLD的分類與結(jié)構(gòu)名稱與陣列或陣列輸出部分PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可配置**2.高密度可編程邏輯器件(HDPLD:High-DensityPLD)

(1)CPLD(ComplexPLD)20世紀(jì)80年代中。

20世紀(jì)80年代中。

(2)FPGA(FieldProgrammableGateArray)*(1)邏輯單元兩者的區(qū)別：

①CPLD邏輯單元大(通常其變量數(shù)約20～28個(gè))，單元功能強(qiáng)大，一般的邏輯在單元內(nèi)即可實(shí)現(xiàn)；②FPGA邏輯邏輯單元小(輸入變量通常4~8個(gè)，輸出1~2個(gè))，邏輯功能弱，如要實(shí)現(xiàn)一個(gè)較復(fù)雜的功能，需要幾個(gè)單元組合起來(lái)才能完成。*(2)邏輯單元間的互連①CPLD：集總式，其特點(diǎn)是總線上任意一對(duì)輸入端與輸出端之間的延時(shí)相等，且是可預(yù)測(cè)的。②FPGA：分布式，其特點(diǎn)是互連方式較多，有通用互連、直接互連、長(zhǎng)線等方式。實(shí)現(xiàn)同一個(gè)功能可能有不同的方案，其延時(shí)是不等的。而且一般情況下比CPLD大。*CBA集總式互連分布式互連CBA*(3)編程工藝

①CPLD：通常采用EPROM、E2PROM、Flash工藝。②FPGA：通常采用SRAM、反熔絲(Actel公司)工藝。

*二、PLD的制造工藝分類

1.一次性編程的PLD2.紫外線可擦除的PLD(EPLD)

20min,幾十次。

3.電可擦除的PLD(EEPLD)

10ms,上千次。4.采用SRAM結(jié)構(gòu)的PLD無(wú)限次。（熔絲、反熔絲工藝）（EPROM工藝）（E2PROM、Flash工藝）（SRAM工藝）*10.5可編程邏輯陣列PLA一、PLA基本結(jié)構(gòu)

圖10.4.1PLA的基本結(jié)構(gòu)

&≥1*二、PLA應(yīng)用舉例

例用PLA器件實(shí)現(xiàn)函數(shù)解：用PLA器件實(shí)現(xiàn)，需3個(gè)輸入端，2個(gè)輸出端。用卡諾圖法化簡(jiǎn)，得出F1、F2的最簡(jiǎn)與或式：相應(yīng)的實(shí)現(xiàn)電路如圖10.5.2所示。*圖10.5.2用PLA實(shí)現(xiàn)組合函數(shù)的設(shè)計(jì)

&≥110.6可編程陣列邏輯PAL

除了具有與陣列和或陣列以外，還有輸出和反饋電路：專用輸出結(jié)構(gòu)可編程輸入/輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)異或輸出結(jié)構(gòu)**圖10.6.1PAL器件的基本電路結(jié)構(gòu)&≥1*圖10.6.2專用輸出結(jié)構(gòu)&&≥1≥1特點(diǎn)：或非門(mén)輸出或互補(bǔ)輸出常用器件：PAL16L8,PAL20L10等*圖10.5.3可編程輸入/輸出結(jié)構(gòu)≥1（1）端口既可做輸入也可做輸出（2）做輸出端口時(shí)，輸出信號(hào)又可被反饋到輸入，構(gòu)成簡(jiǎn)單的觸發(fā)器。*圖10.6.4寄存器輸出結(jié)構(gòu)&≥1(1)增加了DFF,整個(gè)PAL的所有DFF共用一個(gè)時(shí)鐘和輸出使能信號(hào)。(2)可構(gòu)成同步時(shí)序邏輯電路*圖10.5.5異或輸出結(jié)構(gòu)&&=11增加了異或門(mén)，使時(shí)序邏輯電路的設(shè)計(jì)得到簡(jiǎn)化。*例1：用PAL設(shè)計(jì)一個(gè)帶使能端（低電平有效）的2/4線譯碼器，輸出低電平有效。解：使能輸入：

EN；譯碼地址輸入：A1和A0；輸出為：

Y0,

Y1,

Y2,

Y3。由真值表可知：

Y0=

A1

A0,

Y1=

A1A0,

Y2=A1

A0,

Y3=A1A0,

最好選用低電平輸出有效的專用輸出結(jié)構(gòu)或可編程I/O型PAL。由要求有使能輸出，應(yīng)選用帶有三態(tài)輸出的PAL器件。選用PAL16L8器件實(shí)現(xiàn)的簡(jiǎn)化示意如圖：*

11

EN

11

EN

11

EN

11

EN111ENA0A1Y0Y1Y2Y3例1實(shí)現(xiàn)電路圖*10.7通用陣列邏輯GAL一、GAL16V8總體結(jié)構(gòu)8個(gè)輸入緩沖器（引腳2~9）；8個(gè)輸出緩沖反相器（引腳12~19）

；

8個(gè)輸出反饋/輸入緩沖器（既可做輸入也可做輸出），因此為16V8；1個(gè)時(shí)鐘輸入緩沖器；

1個(gè)選通信號(hào)輸入反相器；

20個(gè)引腳的器件；***…………1111EN&19270031CLKOLMC（19）*1.8×8個(gè)與門(mén)，可實(shí)現(xiàn)64個(gè)乘積項(xiàng)(ProductTerm)。2.每個(gè)與門(mén)有32個(gè)輸入端（每個(gè)乘積項(xiàng)可包含16個(gè)變量）。

3.每個(gè)輸出端最多只能包含8個(gè)乘積項(xiàng)，當(dāng)表達(dá)式邏輯化簡(jiǎn)后，乘積項(xiàng)數(shù)多于8個(gè)時(shí)，則必須適當(dāng)拆開(kāi)，再分配給另一個(gè)OLMC。

4.最多有16個(gè)引腳作為輸入端（指16個(gè)輸入變量，CLK不屬于輸入變量），最多有8個(gè)引腳作為輸出端。

*二、輸出邏輯宏單元（OLMC）1.OLMC的結(jié)構(gòu)：

(1)8輸入的或門(mén)

(2)異或門(mén)：控制輸出信號(hào)的極性

高電平有效

低電平有效

(3)DFF

(4)4個(gè)多路選擇器①乘積項(xiàng)多路選擇器(PTMUX—ProductTermMultiplexer)

*②三態(tài)多路選擇器(TSMUX)

③輸出多路選擇器(OMUX)

④反饋多路選擇器(FMUX)1

1

1

1

1

01

0

1

1

0

0

0

1

1

0

1

00

0

1

0

0

0

I/O（n）Q來(lái)自鄰級(jí)輸出(m)AC0AC1(n)AC1(m)12、19號(hào)OLMC中的FMUX：AC0為SYN，AC1(m)為SYN。*圖10.6.2OLMC的結(jié)構(gòu)框圖*表10.7.1FMUX的控制功能表AC0AC1(n)AC1(m)反饋信號(hào)來(lái)源10×本單元觸發(fā)器Q端11×本單元I./O端0×1鄰級(jí)(m)輸出0×0低電平“0”(地)***在OLMC(12)和OLMC(19)中SYN代替AC0，SYN代替AC1(m)。*2.GAL16V8的結(jié)構(gòu)控制字GAL16V8的各種配置由結(jié)構(gòu)控制字確定。圖10.7.3GAL16V8結(jié)構(gòu)控制字的組成32位乘積項(xiàng)禁止位4位XOR(n)1位SYN8位AC1(n)1位AC04位XOR(n)32位乘積項(xiàng)禁止位82位12～1516～1912～19(n)(n)(n)PT63～PT32PT31～PT0*3.OLMC的配置1EN1CLKNCNCOENCNC來(lái)自鄰級(jí)輸出(m)至另一個(gè)鄰級(jí)CLKOE(a)專用輸入模式*(b)專用組合輸出模式1EN1CLKNCOENC=11VccXOR(n)NCNCNCCLKOE*1EN1CLKNCOENC=11XOR(n)NCCLKNCOE來(lái)自鄰級(jí)輸出（m）OLMC(n)I/O(n)NC來(lái)自與陣列反饋（c）反饋組合輸出模式*（d）時(shí)序電路中的組合輸出模式1EN1CLKOE=11XOR（n）CLKOE來(lái)自鄰級(jí)輸出(m)I/O(n)NC來(lái)自與陣列反饋*(e)寄存器輸出模式1EN1CLKOE=11XOR(n)CLKOE來(lái)自鄰級(jí)輸出（m）I/O(n)NC來(lái)自與陣列反饋OLMC(n)QD>Q圖10.7.4OLMC的5種工作模式下的簡(jiǎn)化電路*三、行地址結(jié)構(gòu)圖10.6.5GAL16V8編程單元的地址分配移位寄存器與邏輯陣列與邏輯陣列PT63

PT32PT31PT003132電子標(biāo)簽電子標(biāo)簽保留地址空間3359結(jié)構(gòu)控制字6082位加密單元保留整體擦除616263SDOSDISCLK行地址*

熔絲圖0000???00000011???1010……對(duì)應(yīng)××××???××××××--???-×-×

……共64行031SUPPER／L編程器采用下拉式菜單技術(shù)和多窗口技術(shù)，人機(jī)界面良好，操作使用簡(jiǎn)單，我們以它為例進(jìn)行編程介紹。*例1：用GAL設(shè)計(jì)一個(gè)帶使能端（低電平有效）的2/4線譯碼器，輸出低電平有效。解：2個(gè)信號(hào)輸入A1，A0；一個(gè)使能控制端，4個(gè)輸出端。選擇

EN由11引腳輸入，

Y3,

Y2,

Y1,

Y0分別由OLMC（12）~OLMC（15）提供。應(yīng)配置為專用組合輸出模式：AC0=0，AC1=1；XOR=0；SYN=1；乘積項(xiàng)數(shù)為1。

*OLMC(n)乘積項(xiàng)數(shù)SYNAC0AC1（n）XOR（n）輸出極性配置模式1514131211111111000000000000低電平低電平低電平低電平專用組合專用組合專用組合專用組合OLMC的配置：*例10.7.1人的血型有A、B、AB、O型4種。輸血時(shí)輸血者的血型與受血者的血型必須符合圖10.7.6所示的關(guān)系。試用1片GAL16V8設(shè)計(jì)一個(gè)邏輯電路，判斷輸血者的血型與受血者的血型是否符合上述規(guī)定。*解：設(shè)定輸血者血型用X1、X2表示，受血者血型用X3、X4表示。取值組合為00～11時(shí)，分別表示血型為A、B、AB、O型；輸出為F：取值為1時(shí)，表示血型相符，否則，表示血型不符。根據(jù)題意得到真值表為：*X1X2X3X4F00001000100010100110010000101101101011101000010010101011011011001110111110111111例10.7.1的真值表*由真值表，經(jīng)卡諾圖法化簡(jiǎn)X3X4X1X20001111000110111111111101*NAMEXUEXING;PARTNO2004-06-07-01;REVV1.0;DATE2004-06-07;DESIGNERYHX;COMPANYNUMBERONE;ASSEMBLYN0.1;LOCATION11-1;/*INPUTPINS*/PIN[1,2,3,4]=[X1,X2,X3,X4];/*OUTPUTPINS*/PIN19=F;/*LOGICEQUATIONS*/F=!X1&!X2&!X4#X2&!X3&X4#X1&X2#X3&!X4;/*END*/采用CUPL軟件實(shí)現(xiàn)，用文本方式描述待設(shè)計(jì)電路的邏輯功能。建立設(shè)計(jì)輸入文件（xuexing.pld）如下：*更改器件類型選擇器件器件型號(hào)器件生產(chǎn)商器件類型

選擇PLD器件＿GAL20V8A（由Lattice公司生產(chǎn)）＿SELECT確認(rèn)所作的變化*查看緩沖區(qū)內(nèi)容

緩沖區(qū)的內(nèi)容全部為“１”，表示所有編程點(diǎn)都是斷開(kāi)的（不連接）*載入JED文件編程

選擇FILE

＿LOAD，找到剛才已經(jīng)編譯好的JEDEC文件（B＿SHIF．JED），單擊OK確定*更改緩沖區(qū)內(nèi)容編程我們?cè)俅尾榭淳彌_區(qū)，里面的內(nèi)容已經(jīng)改變（和載入的JED文件內(nèi)容相一致）*編程

選擇PROGRAM＿RUN，進(jìn)入編程界面

選擇PROGRAM命令，然后按回車鍵（是Enter鍵而不是OK），完成后顯示編程成功信息*

電子器件工程聯(lián)合會(huì)（JointElectronDeviceEngineeringCouncil）制定了PLD數(shù)據(jù)交換的標(biāo)準(zhǔn)－－JEDEC格式文件，對(duì)PLD器件編程時(shí)加以限制。根據(jù)該文件，將PLD器件中的某些編程點(diǎn)燒斷，某些編程點(diǎn)保留，使編程后的器件能夠完成特定的邏輯功能．這是編寫(xiě)PLD文件所必須遵守的，這樣便于PLD之間的數(shù)據(jù)交換，也便于使用通用編程器。*

JEDEC文件的格式是用０和１矩陣表示PLD的編程點(diǎn)，０表示編程連接，１表示不連接。例對(duì)于與陣列來(lái)講，P5使輸出O始終為1，這是不可取的！分析：＋***I3I2I1I0P1P2P3P4P5O*管腳及命名圖1234567891020191817161514131211IO/CLKI1I2I3I4I5I6I7I8GNDVccI/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0I9/OEGAL16V8

邏輯代數(shù)基礎(chǔ)2.1概述邏輯代數(shù)：描述和研究客觀世界中事物間邏輯關(guān)系的數(shù)學(xué)，它把事物間邏輯關(guān)系簡(jiǎn)化為符號(hào)間的數(shù)學(xué)運(yùn)算。用類似普通代數(shù)形式研究邏輯代數(shù)是英國(guó)數(shù)學(xué)家布爾（G.Boole）最早提出，所以也稱為布爾代數(shù)。又因?yàn)椴紶柎鷶?shù)中的常量、變量都只有“真”（True）和“假”（False）兩種取值，所以也稱為二值代數(shù)。一?邏輯變量

邏輯代數(shù)的變量稱為邏輯變量。它通常采用器件的名稱命名，并用大寫(xiě)字母A?B?C???????表示，其取值有兩種，即：邏輯0和邏輯1。而0和1又稱為邏輯常數(shù)。二?基本的邏輯運(yùn)算

基本的邏輯運(yùn)算有與?或?非三種，它們可以由相應(yīng)的邏輯電路實(shí)現(xiàn)。1?邏輯乘（與運(yùn)算）邏輯關(guān)系：只有所有的條件同時(shí)具備，結(jié)果才會(huì)發(fā)生。開(kāi)關(guān)閉合為“1”開(kāi)關(guān)打開(kāi)為“0”燈亮為“1”燈滅為“0”邏輯乘的關(guān)系：

0?0=0，0?1=0，1?0=0，1?1=1實(shí)現(xiàn)“與”運(yùn)算的電路稱為與門(mén)（ANDgate）,它可以用三種與門(mén)邏輯符號(hào)來(lái)表示。2?邏輯加（或運(yùn)算）邏輯加的關(guān)系：0+0=0，0+1=1，1+0=1，1+1=1強(qiáng)調(diào)：邏輯加不是二進(jìn)制加法。邏輯關(guān)系：只要具備一個(gè)或一個(gè)以上的條件，結(jié)果就會(huì)發(fā)生。開(kāi)關(guān)閉合為“1”開(kāi)關(guān)打開(kāi)為“0”燈亮為“1”燈滅為“0”

實(shí)現(xiàn)邏輯相加（或運(yùn)算）的電路稱為或門(mén)（ORgate），它也可以用三種或門(mén)邏輯符號(hào)來(lái)表示。3?邏輯反（非運(yùn)算）

邏輯反（非運(yùn)算）是邏輯的否定，當(dāng)條件不成立時(shí)，與其相關(guān)的事件卻為真。開(kāi)關(guān)閉合為“1”開(kāi)關(guān)打開(kāi)為“0”燈亮為“1”燈滅為“0”L=A三?邏輯函數(shù)及其表示方法

因變量：F稱為輸出變量。1.邏輯函數(shù)概念

自變量:X1,X2,X3,???,Xn稱為輸入變量。

如果邏輯變量X1,X2,X3,???,Xn的取值決定后,邏輯變量F的取值也唯一地被確定了,則稱F是X1,X2,X3,???,Xn的邏輯函數(shù)。記作：2?真值表

把輸入變量所有的取值組合和它所對(duì)應(yīng)的輸出函數(shù)的值列成表格，所得的這個(gè)表格為真值表。例如：二變量函數(shù)F的真值表。強(qiáng)調(diào)：列真值表時(shí)，輸入變量的取值組合應(yīng)按二進(jìn)制數(shù)遞增的順序排列，以免遺漏或重復(fù)。3?邏輯表達(dá)式

邏輯表達(dá)式是由輸入變量和邏輯運(yùn)算符號(hào)組成。邏輯運(yùn)算符為：“?”，“+”，“/”例如：應(yīng)用實(shí)例：人們常常在樓上?樓下各裝一個(gè)“單刀雙擲”開(kāi)關(guān)，使得在樓下開(kāi)燈照亮了樓梯，待人上了樓之后再在樓上把燈關(guān)掉。同樣也可以在樓上開(kāi)燈，樓下關(guān)燈。

兩個(gè)“單刀雙擲”開(kāi)關(guān)的接點(diǎn)為:a?b和c?d。令：a?b為1；

c?d為0。

L=1----燈亮

L=0----燈滅L和A?B之間的關(guān)系可以表示為：01012.2邏輯代數(shù)中的運(yùn)算一、三種基本邏輯1.與運(yùn)算(1)算符“·”（或者“×”、“∧”、“∩”、“AND”)(2)運(yùn)算規(guī)則0·0=0,0·1=0,1·0=0,1·1=1

(3)邏輯表達(dá)式：F=A·B(4)邏輯符號(hào)(5)實(shí)現(xiàn)電路

輸入

輸出uA(V)uB(V)uF(V)000030300333①二極管與門(mén)電路②狀態(tài)表2?或運(yùn)算(1)算符“＋”（或者“∨”、“∪”、“OR”)(2)運(yùn)算規(guī)則0＋0=0,0＋1=1,1＋0=1,1＋1=1(3)邏輯表達(dá)式:F=A＋B

(4)邏輯符號(hào)(5)實(shí)現(xiàn)電路①二極管或門(mén)電路

輸入

輸出uA(V)uB(V)uF(V)000033303333②狀態(tài)表3?非運(yùn)算算符“—”(2)運(yùn)算規(guī)則(3)邏輯表達(dá)式(4)邏輯符號(hào)(5)實(shí)現(xiàn)電路

輸入

輸出uA(V)uF(V)0330①

三極管非門(mén)電路②狀態(tài)表二、復(fù)合邏輯運(yùn)算1?常用的復(fù)合運(yùn)算

單獨(dú)運(yùn)用上述與?或?非運(yùn)算,只能解決與之相對(duì)應(yīng)的基本邏輯。求解復(fù)雜的邏輯問(wèn)題需要綜合運(yùn)用“與”?“或”?“非”三種基本運(yùn)算——這就是所謂的復(fù)合運(yùn)算。

（1）與非運(yùn)算

1)邏輯表達(dá)式

2)邏輯符號(hào)（2）或非運(yùn)算（3）與或非運(yùn)算1)邏輯表達(dá)式2)邏輯符號(hào)1)邏輯表達(dá)式2)邏輯符號(hào)(4)異或運(yùn)算1)邏輯表達(dá)式2)邏輯符號(hào)(5)同或運(yùn)算1)邏輯表達(dá)式

2)邏輯符號(hào)

2?真值表1.自等律A+0=AA·1=A2.吸收律A+1=1A·0=03.重疊律

A+A=AA·A=A4.互補(bǔ)律5.還原律A=AA+A=1A·A=06.交換律A+B=B+AA·B=B·A2.3邏輯代數(shù)的公式一?基本公式(9個(gè)基本公式)7.結(jié)合律

A+B+C=(A+B)+C=A+(B+C)A·B·C=(A·B)·C=A·(B·C)8.分配律

A·(B+C)=AB+ACA+BC=(A+B)·(A+C)9.反演律

A+B=A·BAB=A+B基本公式的正確性可以用列真值表的方法加以證明；對(duì)同一基本公式左、右兩列存在對(duì)偶關(guān)系。二?異或?同或邏輯公式1?基本公式用真值表證明：若A⊕B=C，則有A⊕C=BABCA⊕BCA⊕CB0000000001011001010010111111100101010111001100011111010