大學(xué)試題(計算機(jī)科學(xué))-verilog筆試（2018-2023年）真題摘選含答案

長風(fēng)破浪會有時，直掛云帆濟(jì)滄海。大學(xué)試題(計算機(jī)科學(xué))-verilog筆試（2018-2023年）真題摘選含答案（圖片大小可自由調(diào)整）卷I一.參考題庫(共30題)1.用assign描述的語句我們一般稱之為（）邏輯，并且它們是屬于并行語句，即于語句的書寫次序無關(guān)。而用always描述的語句我們一般稱之為組合邏輯或（）邏輯，并且它們是屬于串行語句，即于語句的書寫有關(guān)。2.下列描述中采用時鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（） A、AB、BC、CD、D3.元件實例語句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）A、1B、2C、3D、44.Verilog連線類型的驅(qū)動強(qiáng)度說明被省略時，則默認(rèn)的輸出驅(qū)動強(qiáng)度為（）A、supplyB、strongC、pullD、weak5.阻塞性賦值符號為（），非阻塞性賦值符號為（）。6.FPGA7.試用verilog語言，利用內(nèi)置基本門級元件，采用結(jié)構(gòu)描述方式生成如圖所示的電路。 8.為什么在Verilog語言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？9.在case語句中至少要有一條（）語句10.在verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實際意義上是相同的。A、8B、16C、32D、6411.可編程邏輯器件的優(yōu)化過程主要是對（）和資源的處理過程。12.可編程器件分為（）和CPLD。13.在進(jìn)程中只有當(dāng)敏感信號是沿觸發(fā)（即上升沿或下降沿）時，此時綜合為時序電路；而在進(jìn)程中只有當(dāng)敏感信號是電平沿觸發(fā)時，此時綜合為組合電路。14.編程實現(xiàn)一個并行加載串行輸出的程序，輸入是一個8位的二進(jìn)制數(shù)。15.EDA縮寫的含義為（）16.設(shè)計一個帶有異步復(fù)位控制端和時鐘使能控制端的10進(jìn)制計數(shù)器。端口設(shè)定如下：輸入端口：CLK：時鐘，RST：復(fù)位端，EN：時鐘使能端，LOAD://置位控制端，DIN：置位數(shù)據(jù)端；輸出端口：COUT：進(jìn)位輸出端，DOUT：計數(shù)輸出端。17.下面哪個是可以用verilog語言進(jìn)行描述，而不能用VHDL語言進(jìn)行描述的級別？（）A、開關(guān)級B、門電路級C、體系結(jié)構(gòu)級D、寄存器傳輸級18.你所知道的可編程邏輯器件有（至少兩種）：（）。19.關(guān)于過程塊以及過程賦值描述中，下列正確的是（）A、在過程賦值語句中表達(dá)式左邊的信號一定是寄存器類型B、過程塊中的語句一定是可綜合的C、在過程塊中，使用過程賦值語句給wire賦值不會產(chǎn)生錯誤D、過程塊中時序控制的種類有簡單延遲、邊沿敏感和電平敏感20.編程實現(xiàn)求補(bǔ)碼的程序，輸入是帶符號的8位二進(jìn)制數(shù)。21.根據(jù)下面的程序，畫出產(chǎn)生的信號波形。 22.目前國際上較大的PLD器件制造公司有（）和（）公司。23.inout端口可以定義成下列哪種數(shù)據(jù)類型（）。A、reg類型B、net類型C、reg或net類型D、整數(shù)類型24.大型數(shù)字邏輯電路設(shè)計采用的IP核有軟IP、（）和硬IP。25.簡述VerilogHDL編程語言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？26.P，Q，R都是4bit的輸入矢量，下面哪一種表達(dá)形式是正確的（）A、inputP[3:0],Q,R;B、inputP,Q,R[3:0];C、inputP[3:0],Q[3:0],R[3:0];D、input[3:0]P,[3:0]Q,[0:3]R;E、input[3:0]P,Q,R;27.IEEE28.簡述基于數(shù)字系統(tǒng)設(shè)計流程包括哪些步驟？29.用阻塞賦值方式編程實現(xiàn)二選一功能。30.子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。 ①流水線設(shè)計 ②資源共享 ③邏輯優(yōu)化 ④串行化 ⑤寄存器配平 ⑥關(guān)鍵路徑法A、①③⑤B、②③④C、②⑤⑥D(zhuǎn)、①④⑥卷I參考答案一.參考題庫1.參考答案:組合；時序2.參考答案:C3.參考答案:B4.參考答案:B5.參考答案:=；<=6.參考答案:現(xiàn)場可編程門陣列7.參考答案: 8.參考答案:這是因為，在Verilog語言中，它是為電路設(shè)計而設(shè)計的一門語言，它如高級語言不同，若循環(huán)的次數(shù)不確定，則會帶來不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對于一個具體的芯片，其延遲是一個定值。9.參考答案:default10.參考答案:C11.參考答案:速度12.參考答案:FPGA13.參考答案:這是因為，在Verilog語言中，它是為電路設(shè)計而設(shè)計的一門語言，它如高級語言不同，若循環(huán)的次數(shù)不確定，則會帶來不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對于一個具體的芯片，其延遲是一個定值。14.參考答案: 15.參考答案:電子設(shè)計自動化(ElectronicDesignAutomation)16.參考答案: 17.參考答案:A18.參考答案:FPGA,CPLD,GAL,PAL19.參考答案:A20.參考答案: 21.參考答案: 22.參考答案:Altera；Xilinx23.參考答案:B24.參考答案:固IP25.參考答案: 函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過在同一模塊中的調(diào)用實現(xiàn)相應(yīng)邏輯電路功能。但它們又有以下不同： ⑴、函數(shù)中不能包含時序控制語句，對函數(shù)的調(diào)用，必須在同一仿真時刻返回。而任務(wù)可以包含時序控制語句，任務(wù)的返回時間和調(diào)用時間可以不同。 ⑵、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身。 ⑶、函數(shù)必須包含至少一個端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含0個或任何多個端口，且可以定義input、output和inout端口。 ⑷、函數(shù)必須返回一個值，而任務(wù)不能返回值，只能通過output或inout端口來傳遞執(zhí)行結(jié)果。26.參考答案:E27.參考答案:電子電氣工程師協(xié)會28.參考答案: 包括五個步驟： ⑴、設(shè)計輸入：將設(shè)計的結(jié)構(gòu)和功能通過原理圖或硬件描述語言進(jìn)行設(shè)計或編程，進(jìn)行語法或邏輯檢查，通過表示輸入完成，否則反復(fù)檢查直到無任何錯誤。 ⑵、邏輯綜合：將較高層的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程，包括行為綜合，邏輯綜合和版圖綜合或結(jié)構(gòu)綜合，最后生成電路邏輯網(wǎng)表的過程。 ⑶、布局布線：將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文件的過程。 ⑷、仿真：就是按照邏輯功能的算法和仿真庫對設(shè)計進(jìn)行模擬，以驗證設(shè)計并排除錯誤的過程，包括功能仿真和時序仿真。 ⑸、編程配置：將適配后生成的編程文件裝入到PLD器件的過程，根據(jù)不同器件實現(xiàn)編程或配置。29.參考答案: 30.參考答案:B卷II一.參考題庫(共30題)1.大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。A、FPGA全稱為復(fù)雜可編程邏輯器件；B、FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；C、基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D、在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。2.塊語句有兩種，一種是begin-end語句，通常用來標(biāo)志（）執(zhí)行的語句；一種是fork-join語句，通常用來標(biāo)志（）執(zhí)行的語句。3.下列代碼描述中，不能產(chǎn)生時序邏輯的（） A、AB、BC、C4.下列描述代碼可綜合的是（）A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever5.在Verilog語言中什么情況下必需使用復(fù)合語句？表達(dá)一個復(fù)合語句的的語法是怎樣的？6.Verilog語言與C語言的區(qū)別，不正確的描述是（）A、Verilog語言可實現(xiàn)并行計算，C語言只是串行計算；B、Verilog語言可以描述電路結(jié)構(gòu)，C語言僅僅描述算法；C、Verilog語言源于C語言，包括它的邏輯和延遲；D、Verilog語言可以編寫測試向量進(jìn)行仿真和測試。7.在verilog語言中，a=4b’1011，那么&a=（）A、4b’1011B、4b’1111C、1b’1D、1b’08.ASIC9.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測試。正確的是（）。 ①功能仿真 ②時序仿真 ③邏輯綜合 ④配置 ⑤分配管腳A、③①B、①⑤C、④⑤D、④②10.簡述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？11.Verilog語言規(guī)定的兩種主要的數(shù)據(jù)類型分別是wire(或net)和reg。程序模塊中輸入，輸出信號的缺省類型為（）。12.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的目標(biāo)是最終完成（）的設(shè)計與實現(xiàn)。13.兩個進(jìn)程之間是（）語句。而在Always中的語句則是（）語句。14.狀態(tài)機(jī)常用狀態(tài)編碼有（）。15.已知“a=1b’1；b=3b’001；”那么{a，b}＝（）A、4b’0011B、3b’001C、4b’1001D、3b’10116.VerilogHDL語言進(jìn)行電路設(shè)計方法有哪幾種？17.一個大型的組合電路總延時為100ns，采用流水線將它分為兩個較小的組合電路，理論上電路最高工作頻率可達(dá)（）MHz。18.請根據(jù)以下兩條語句的執(zhí)行，最后變量A中的值是（）。 reg[7：0]A； A=2’hFF；A、8’b0000_0011B、8’h03C、8’b1111_1111D、8’b1111111119.在高速系統(tǒng)設(shè)計中，下列哪種優(yōu)化方案的目的不是為了提高系統(tǒng)的工作頻率（）A、流水線B、樹型結(jié)構(gòu)C、遲置信號后移D、資源共享20.隨著EDA技術(shù)的不斷完善與成熟，（）的設(shè)計方法更多的被應(yīng)用于VerilogHDL設(shè)計當(dāng)中。21.LPM22.IP23.在進(jìn)程中什么情況下綜合為時序電路？什么情況下綜合為組合電路？24.關(guān)于函數(shù)的描述下列說法不正確的是（）A、函數(shù)定義中不能包含任何時序控制語句；B、函數(shù)至少有一個輸入，包含任何輸出或雙向端口；C、函數(shù)只返回一個數(shù)據(jù)，其缺省為reg類型；D、函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。25.編寫一個帶異步清零、異步置位的D觸發(fā)器。26.編程實現(xiàn)帶異步清0、異步置1的D觸發(fā)器。27.RTL28.已知x=4’b1001,y=4’0110,則x的4位補(bǔ)碼為4’b1111，而y的4位的補(bǔ)碼為（）29.specparam語句和parameter語句在參數(shù)說明方面不同之處是什么.30.試用verilog語言描述：圖示為一個4位移位寄存器，是由四個D觸發(fā)器（分別設(shè)為U1，U2，U3，U4）構(gòu)成的。其中seri_in是這個移位寄存器的串行輸入；clk為移位時脈沖輸入；clr為清零控制信號輸入；Q[1]~Q[3]則為移位寄存器的并行輸出。 卷II參考答案一.參考題庫1.參考答案:C2.參考答案:順序；并行3.參考答案:A4.參考答案:C5.參考答案:在進(jìn)程語句中，其條件和循環(huán)語句中，只能執(zhí)行一條語句，當(dāng)多于一條語句時，則要采用復(fù)合語句，復(fù)合語句以begin開頭，以end作為結(jié)束。6.參考答案:C7.參考答案:D8.參考答案:專用集成電路9.參考答案:B10.參考答案:Mearly型，Moore型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān)；Binary，Gray，One-Hot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；11.參考答案:wire(或net)12.參考答案:ASIC13.參考答案:并行；順序14.參考答案:二進(jìn)制、格雷碼、獨(dú)熱碼15.參考答案:C16.參考答案: 1、自上而下的設(shè)計方法（Top-Down） 2、自下而上的設(shè)計方法（Bottom-Up） 3、綜合設(shè)計的方法17.參考答案:2018.參考答案:A19.參考答案:D20.參考答案:自頂向下21.參考答案:參數(shù)可定制宏模塊庫22.參考答案:知識產(chǎn)權(quán)核23.參考答案:在進(jìn)程中只有當(dāng)敏感信號是沿觸發(fā)（即上升沿或下降沿）時，此時綜合為時序電路；而在進(jìn)程中只有當(dāng)敏感信號是電平沿觸發(fā)時，此時綜合為組合電路。24.參考答案