DDR系列基礎(chǔ)知識講解-課件

DDR系列基礎(chǔ)知識講解2021/3/261DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2021/3/261DDR系列基礎(chǔ)知識1DDR系列基礎(chǔ)知識講解DDR的種類DDR的發(fā)展名詞解析DDR特性分析圖形解析DDR性能比較DDR3基礎(chǔ)知識講解DDR未來展望2011-7-182021/3/262DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2011-7-182021/3/2622DDR系列基礎(chǔ)知識講解

DDRSDRAM：DoubleDataRateSynchronousDynamicRandomAccessMemory，雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器；

DDR2SDRAM：Double-Data-RateTwoSynchronousDynamicRandomAccessMemory，第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器；

DDR3SDRAM：Double-Data-RateThreeSynchronousDynamicRandomAccessMemory，第三代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器；

DDR4SDRAM：Double-Data-RateFourthSynchronousDynamicRandomAccessMemory，第四代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器。2011-7-182021/3/263DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDRSDRAM：Doub3DDR系列基礎(chǔ)知識講解2021/3/264DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2021/3/264DDR系列基礎(chǔ)知識4DDR系列基礎(chǔ)知識講解SDRAM2021/3/265DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/265DDR系5DDR系列基礎(chǔ)知識講解DDR2021/3/266DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR2021/3/266DDR系列基6DDR系列基礎(chǔ)知識講解DDR22021/3/267DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR22021/3/267DDR系列7DDR系列基礎(chǔ)知識講解DDR32021/3/268DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR32021/3/268DDR系列8DDR系列基礎(chǔ)知識講解DDR42021/3/269DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR42021/3/269DDR系列9DDR系列基礎(chǔ)知識講解DDRSDRAM可在一個時鐘周期內(nèi)傳送兩次數(shù)據(jù)2021/3/2610DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2021/3/2610DDR系列基礎(chǔ)知10DDR系列基礎(chǔ)知識講解內(nèi)存核心頻率與數(shù)據(jù)傳輸率的比較2021/3/2611DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2021/3/2611DDR系列基礎(chǔ)知11DDR系列基礎(chǔ)知識講解DDR數(shù)據(jù)傳輸速度為系統(tǒng)鐘頻率的兩倍，能在選通脈沖的上升沿和下降沿傳輸數(shù)據(jù)DDR芯片和模塊2021/3/2612DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR數(shù)據(jù)傳輸速度為系統(tǒng)鐘頻率的兩倍，12DDR系列基礎(chǔ)知識講解DDR2的數(shù)據(jù)傳輸速度為系統(tǒng)時鐘頻率的四倍DDR2芯片和模塊2021/3/2613DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR2的數(shù)據(jù)傳輸速度為系統(tǒng)時鐘頻率的13DDR系列基礎(chǔ)知識講解DDR3的數(shù)據(jù)傳輸速度為系統(tǒng)時鐘頻率的8倍DDR3芯片和模塊2021/3/2614DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR3的數(shù)據(jù)傳輸速度為系統(tǒng)時鐘頻率的14DDR系列基礎(chǔ)知識講解Samsung-DDR數(shù)據(jù)傳輸速率與供電電壓的走勢2021/3/2615DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2021/3/2615DDR系列基礎(chǔ)知15DDR系列基礎(chǔ)知識講解Samsung-DDR的帶寬與數(shù)據(jù)傳輸率上升軌跡2021/3/2616DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2021/3/2616DDR系列基礎(chǔ)知16DDR系列基礎(chǔ)知識講解RAS：RowAddressStrobe，行地址選通脈沖；CAS：ColumnAddressStrobe，列地址選通脈沖；tRCD：RAStoCASDelay，RAS至CAS延遲；CL：CASLatency，CAS潛伏期（又稱讀取潛伏期），從CAS與讀取命令發(fā)出到第一筆數(shù)據(jù)輸出的時間段；RL：ReadLatency,讀取潛伏期；tAC：AccessTimefromCLK,時鐘觸發(fā)后的訪問時間，從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個時鐘上升沿開始到數(shù)據(jù)傳到I/O總線上止的這段時間；2011-7-182021/3/2617DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解RAS：RowAddressStr17DDR系列基礎(chǔ)知識講解tWR：WriteRecoveryTime,寫回，保證數(shù)據(jù)的可靠寫入而留出足夠的寫入/校正時間，被用來表明對同一個bank的最后有效操作到預(yù)充電命令之間的時間量；BL：BurstLengths,突發(fā)長度，突發(fā)是指在同一行中相鄰的存儲單元連續(xù)進行數(shù)據(jù)傳輸?shù)姆绞?，連續(xù)傳輸所涉及到存儲單元（列）的數(shù)量就是突發(fā)長度(SDRAM)，在DDRSDRAM中指連續(xù)傳輸?shù)闹芷跀?shù)；Precharge：L-Bank關(guān)閉現(xiàn)有工作行，準(zhǔn)備打開新行的操作；tRP：Prechargecommandperiod，預(yù)充電有效周期，在發(fā)出預(yù)充電命令之后，要經(jīng)過一段時間才能允許發(fā)送RAS行有效命令打開新的工作行；2021/3/2618DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解tWR：WriteRecovery18DDR系列基礎(chǔ)知識講解AL：AdditiveLatency，附加潛伏期（DDR2）；WL：WriteLatency，寫入命令發(fā)出到第一筆數(shù)據(jù)輸入的潛伏期；tRAS:ActivetoPrechargeCommand，行有效至預(yù)充電命令間隔周期；tDQSS：WRITECommandtothefirstcorrespondingrisingedgeofDQS，DQS相對于寫入命令的延遲時間；2021/3/2619DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解AL：AdditiveLatency19DDR系列基礎(chǔ)知識講解邏輯BankSDRAM的內(nèi)部是一個存儲陣列，要想準(zhǔn)確地找到所需的存儲單元就先指定一個（row）,再指定一個列（Column）,這就是內(nèi)存芯片尋址的基本原理。L-Bank存儲陣列示意圖2021/3/2620DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解邏輯Bank2021/3/2620DD20DDR系列基礎(chǔ)知識講解芯片位寬SDRAM內(nèi)存芯片一次傳輸率的數(shù)據(jù)量就是芯片位寬，那么這個存儲單元的容量就是芯片的位寬（也是L-Bank的位寬）；存儲單元數(shù)量=行數(shù)*列數(shù)（得到一個L-Bank的存儲單元數(shù)量）*L-Bank的數(shù)量也可用M*W的方式表示芯片的容量，M是該芯片中存儲單元的總數(shù)，單位是兆（英文簡寫M，精確值是1048576），W代表每個存儲單元的容量，也就是SDRAM芯片的位寬，單位是bit；DDRSDRAM內(nèi)部存儲單元容量是芯片位寬（芯片I/O口位寬）的一倍；DDR2SDRAM內(nèi)部存儲單元容量是芯片位寬的四倍；DDR3SDRAM內(nèi)部存儲單元容量是芯片位寬的八倍；DDR4SDRAM內(nèi)部存儲單元容量是芯片位寬的八倍。2021/3/2621DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解芯片位寬2021/3/2621DDR系21DDR系列基礎(chǔ)知識講解存儲原理存儲原理示意圖：行選與列選信號將使存儲電容與外界間的傳輸電路導(dǎo)通，從而可進行放電（讀取）與充電（寫入）。另外，圖中刷新放大器的設(shè)計并不固定，目前這一功能被并入讀出放大器（SenseAmplifier,簡稱S-AMP）；2021/3/2622DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解存儲原理2021/3/2622DDR系22DDR系列基礎(chǔ)知識講解DDR延遲鎖定回路（DLL）的任務(wù)是根據(jù)外部時鐘動態(tài)修正內(nèi)部時鐘的延遲來實現(xiàn)與外部時鐘的同步；DLL有時鐘頻率測量法（CFM，ClockFrequencyMeasurement）和時鐘比較法（CC，ClockComparator）；CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內(nèi)部時鐘，這樣內(nèi)外時鐘正好就相差一個時鐘周期，從而實現(xiàn)同步。DLL就這樣反復(fù)測量反復(fù)控制延遲值，使內(nèi)部時鐘與外部時鐘保持同步。CFM式DLL工作示意圖2021/3/2623DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR2021/3/2623DDR系列23DDR系列基礎(chǔ)知識講解DDRCC的方法則是比較內(nèi)外部時鐘的長短，如果內(nèi)部時鐘周期短了，就將所少的延遲加到下一個內(nèi)部時鐘周期，然后再與外部時鐘做比較，若是內(nèi)部時鐘周期長了，就將多出的延遲從下一個內(nèi)部時鐘刨除，如此往復(fù)，最終使內(nèi)外時鐘同步。CC式DLL工作示意圖2021/3/2624DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR2021/3/2624DDR系列24DDR系列基礎(chǔ)知識講解CFM與CC各有優(yōu)缺點，CFM的校正速度快，僅用兩個時鐘周期，但容易受到噪音干擾，如果測量失誤，則內(nèi)部的延遲就永遠(yuǎn)錯下去。CC的優(yōu)點則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的只是一個數(shù)據(jù)，不會涉及到后面的延遲修正，但它的修正時間要比CFM長。2021/3/2625DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解CFM與CC各有優(yōu)缺點，CFM的校正速25DDR系列基礎(chǔ)知識講解CK#起到觸發(fā)時鐘校準(zhǔn)的作用，由于數(shù)據(jù)是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時預(yù)期相反的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。2021/3/2626DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解CK#起到觸發(fā)時鐘校準(zhǔn)的作用，由于數(shù)據(jù)26DDR系列基礎(chǔ)知識講解在寫入時，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿，DQS是雙向信號，讀內(nèi)存時，由內(nèi)存產(chǎn)生DQS的沿和數(shù)據(jù)的沿對齊，寫入內(nèi)存時，由外部產(chǎn)生，DQS的中間對應(yīng)數(shù)據(jù)的沿，即此時DQS的沿對應(yīng)數(shù)據(jù)最穩(wěn)定的中間時刻；2021/3/2627DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解在寫入時，以DQS的高/低電平期中部為27DDR系列基礎(chǔ)知識講解SDRAMSDRAM在開機時的初始化過程2021/3/2628DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/2628DDR28DDR系列基礎(chǔ)知識講解SDRAM行有效時序圖2021/3/2629DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/2629DDR29DDR系列基礎(chǔ)知識講解SDRAM讀寫操作示意圖，讀取命令與列地址一塊發(fā)出（當(dāng)WE#為低電平是即為寫命令）2021/3/2630DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/2630DDR30DDR系列基礎(chǔ)知識講解SDRAM非突發(fā)連續(xù)讀取模式：不采用突發(fā)傳輸而是依次單獨尋址，此時可等效于BL=1，雖然可以讓數(shù)據(jù)是連續(xù)的傳輸，但每次都要發(fā)送列地址與命令信息，控制資源占用極大2021/3/2631DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/2631DDR31DDR系列基礎(chǔ)知識講解SDRAM突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長度，尋址與數(shù)據(jù)的讀取自動進行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突發(fā)傳輸2021/3/2632DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/2632DDR32DDR系列基礎(chǔ)知識講解SDRAM讀取時預(yù)充電時序圖：圖中設(shè)定：CL=2、BL=4、tRP=2。自動預(yù)充電時的開始時間與此圖一樣，只是沒有了單獨的預(yù)充電命令，并在發(fā)出讀取命令時，A10地址線要設(shè)為高電平（允許自動預(yù)充電）?？梢娍刂坪妙A(yù)充電啟動時間很重要，它可以在讀取操作結(jié)束后立刻進入新行的尋址，保證運行效率。2021/3/2633DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/2633DDR33DDR系列基礎(chǔ)知識講解SDRAM讀取時數(shù)據(jù)掩碼操作，DQM在兩個周期后生效，突發(fā)周期的第二筆數(shù)據(jù)被取消2021/3/2634DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/2634DDR34DDR系列基礎(chǔ)知識講解SDRAM寫入時數(shù)據(jù)掩碼操作，DQM立即生效，突發(fā)周期的第二筆數(shù)據(jù)被取消2021/3/2635DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解SDRAM2021/3/2635DDR35DDR系列基礎(chǔ)知識講解DDR2與DDR的區(qū)別1.速率與預(yù)取量DDR2的實際工作頻率是DDR的兩倍，DDR2內(nèi)存擁有兩倍于標(biāo)準(zhǔn)DDR內(nèi)存的4bit預(yù)期能力。2.封裝與電壓DDR封裝為TSOPII，DDR2封裝為FBGA；DDR的標(biāo)準(zhǔn)電壓為2.5V，DDR2的標(biāo)準(zhǔn)電壓為1.8V。3.bitpre-fetchDDR為2bitpre-fetch,DDR2為4bitpre-fetch。4.新技術(shù)的引進DDR2引入了OCD、ODT和POST（1）ODT：ODT是內(nèi)建核心的終結(jié)電阻，它的功能是讓DQS、RDQS、DQ和DM信號在終結(jié)電阻處消耗完，防止這些信號在電路上形成反射；2021/3/2636DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR2與DDR的區(qū)別2021/3/236DDR系列基礎(chǔ)知識講解DDR2與DDR的區(qū)別（2）PostCAS：它是為了提高DDR2內(nèi)存的利用效率而設(shè)定的；在沒有前置CAS功能時，對其他L-Bank的尋址操作可能會因當(dāng)前行的CAS命令占用地址線而延后，并使數(shù)據(jù)I/O總線出現(xiàn)空閑，當(dāng)使用前置CAS后，消除了命令沖突并使數(shù)據(jù)I/O總線的利率提高。2021/3/2637DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR2與DDR的區(qū)別2021/3/237DDR系列基礎(chǔ)知識講解DDR2與DDR的區(qū)別（3）OCD（Off-ChipDriver）：離線驅(qū)動調(diào)整，DDR2通過OCD可以提高信號的完整性O(shè)CD的作用在于調(diào)整DQS與DQ之間的同步，以確保信號的完整與可靠性，OCD的主要用意在于調(diào)整I/O接口端的電壓，來補償上拉與下拉電阻值，目的是讓DQS與DQ數(shù)據(jù)信號間的偏差降低到最小。調(diào)校期間，分別測試DQS高電平和DQ高電平，與DQS低電平和DQ高電平時的同步情況，如果不滿足要求，則通過設(shè)定突發(fā)長度的地址線來傳送上拉/下拉電阻等級，直到測試合格才退出OCD操作。2021/3/2638DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR2與DDR的區(qū)別2021/3/238DDR系列基礎(chǔ)知識講解DDR3與DDR2的區(qū)別DDR2為1.8V，DDR3為1.5V；DDR3采用CSP和FBGA封裝，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格；邏輯Bank數(shù)量，DDR2有4Bank和8Bank，而DDR3的起始Bank8個；突發(fā)長度，由于DDR3的預(yù)期為8bit,所以突發(fā)傳輸周期（BL，BurstLength）也固定位8，而對于DDR2和早期的DDR架構(gòu)的系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個4-bitBurstChop（突發(fā)突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數(shù)據(jù)突發(fā)傳輸，屆時可通過A112位地址線來控制這一突發(fā)模式；尋址時序（Timing）,DDR2的AL為0~4，DDR3為0、CL-1和CL-2，另外DDR3還增加了一個時序參數(shù)——寫入延遲（CWD）；bitpre-fetchDDR2為4bitpre-fetch,DDR3為8bitpre-fetch;2021/3/2639DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR3與DDR2的區(qū)別2021/3/39DDR系列基礎(chǔ)知識講解DDR3與DDR2的區(qū)別

新增功能，ZQ是一個新增的引腳，在這個引腳上接有240歐姆的低公差參考電阻，新增裸露SRT（Self-ReflashTemperature）可編程化溫度控制存儲器時鐘頻率功能，新增PASR（PartialArraySelf-Refresh）局部Bank刷新的功能，可以說針對整個存儲器Bank做更有效的數(shù)據(jù)讀寫以達到省電功效；DDR3的參考電壓分成兩個，即為命令與地址信號服務(wù)的VREFCA和為數(shù)據(jù)總線服務(wù)的VREFDQ，這將有效低提高系統(tǒng)數(shù)據(jù)總線的信噪等級；點對點連接（point-to-point,p2p）,這是為了提高系統(tǒng)性能而進行的重要改動。2021/3/2640DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR3與DDR2的區(qū)別2021/340DDR系列基礎(chǔ)知識講解DDR4與DDR3的區(qū)別DDR3DRAM與DDR4DRAM的主要標(biāo)準(zhǔn)2021/3/2641DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR4與DDR3的區(qū)別2021/3/41DDR系列基礎(chǔ)知識講解DDR4與DDR3的區(qū)別DDR3DRAM向DDR4SDRAM的移行日程2021/3/2642DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解DDR4與DDR3的區(qū)別2021/3/42DDR系列基礎(chǔ)知識講解2021/3/2643DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2021/3/2643DDR系列基礎(chǔ)知43DDR系列基礎(chǔ)知識講解BurstLength為固定的BC4和BL8，它們在“onthefly”能夠和讀命令或者寫命令通過A12/BC引腳進行選擇。2021/3/2644DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解2021/3/2644DDR系列基礎(chǔ)知44DDR系列基礎(chǔ)知識講解RL為總的讀取潛伏期，其被定義為AdditiveLatency(AL)+CASLatency(CL);CASLatency為讀取潛伏，為內(nèi)部讀命令和第一個bit有效數(shù)據(jù)輸出之間的時鐘周期；2021/3/2645DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解RL為總的讀取潛伏期，其被定義為Add45DDR系列基礎(chǔ)知識講解AdditiveLatency為附加潛伏期，它的作用為使命令和數(shù)據(jù)總線更有效，即允許讀或者寫命令緊跟有效命令；2021/3/2646DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解AdditiveLatency為附加46DDR系列基礎(chǔ)知識講解CASWriteLatency（CWL）列寫潛伏期，被定義為內(nèi)部寫命令和第一個bit有效數(shù)據(jù)輸入之間的時鐘周期延時；DDR3SDRAM不支持半周期潛伏，總的寫潛伏為WriteLatency(WL)=AdditiveLatency(AL)+CAS2021/3/2647DDR系列基礎(chǔ)知識講解ppt課件DDR系列基礎(chǔ)知識講解CASWriteLatency（C47tDQSCK是差分時鐘的交叉點到數(shù)據(jù)選通脈沖的交叉點的時間；tQSH是DQS的差分輸出高電平時間；tQSL是DQS的差分輸出低電平時間；tDQSQ是最近數(shù)據(jù)選通脈沖到數(shù)據(jù)有效的時間；tQH是數(shù)據(jù)選通脈沖到最早的無效數(shù)據(jù)無法正確判斷數(shù)據(jù)是否為1的時間；

DDR系列基礎(chǔ)知識講解讀時序定義2021/3/2648