加法計(jì)數(shù)器省公開(kāi)課一等獎(jiǎng)全國(guó)示范課微課金獎(jiǎng)

4.4計(jì)數(shù)器設(shè)計(jì)4.4.14位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)【例】ENTITYCNT4ISPORT(CLK:INBIT;Q:BUFFERINTEGERRANGE15DOWNTO0);END;ARCHITECTUREbhvOFCNT4ISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ<=Q+1;ENDIF;ENDPROCESS;ENDbhv;第1頁(yè)4.4.2整數(shù)、自然數(shù)和正整數(shù)數(shù)據(jù)類(lèi)型整數(shù)常量書(shū)寫(xiě)方式示例以下：1 十進(jìn)制整數(shù)0 十進(jìn)制整數(shù)35 十進(jìn)制整數(shù)10E3 十進(jìn)制整數(shù)16#D9# 十六進(jìn)制整數(shù)8#720# 八進(jìn)制整數(shù)2#11010010# 二進(jìn)制整數(shù)5.14位加法計(jì)數(shù)器VHDL描述第2頁(yè)4.4.34位加法計(jì)數(shù)器另一個(gè)表示方式【例】

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbhvOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;ENDIF;Q<=Q1;ENDPROCESS;ENDbhv;第3頁(yè)4位加法計(jì)數(shù)器由兩大部分組成：圖5-14位加法計(jì)數(shù)器RTL電路第4頁(yè)4位加法計(jì)數(shù)器工作時(shí)序歸納數(shù)據(jù)類(lèi)型BUFFER模式重載函數(shù)計(jì)數(shù)器結(jié)構(gòu)第5頁(yè)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');

ELSIFCLK'EVENTANDCLK='1'THEN

IFEN='1'THEN

IFCQI<9THENCQI:=CQI+1;

ELSECQI:=(OTHERS=>'0');

ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';

ELSECOUT<='0';ENDIF;CQ<=CQI;

ENDPROCESS;ENDbehav;4.5普通加法計(jì)數(shù)器設(shè)計(jì)(10進(jìn)制)第6頁(yè)4.5.1相關(guān)語(yǔ)法1.變量2.省略賦值操作符（OTHERS=>X）

為了簡(jiǎn)化表示才使用短語(yǔ)“(OTHERS=>X)”，這是一個(gè)省略賦值操作符，它能夠在較多位位矢量賦值中作省略化賦值，如以下語(yǔ)句：

SIGNALd1:STD_LOGIC_VECTOR(4DOWNTO0);VARIABLEa1:STD_LOGIC_VECTOR(15DOWNTO0);...d1<=(OTHERS=>'0')；a1:=(OTHERS=>'0')；VARIABLE，屬于數(shù)據(jù)對(duì)象賦值符號(hào):=第7頁(yè)4.5.2帶有異步復(fù)位和同時(shí)時(shí)鐘使能10進(jìn)制計(jì)數(shù)器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--計(jì)數(shù)器復(fù)位

ELSIFCLK'EVENTANDCLK='1'THEN--檢測(cè)時(shí)鐘上升沿

IFEN='1'THEN--檢測(cè)是否允許計(jì)數(shù)

IFCQI<9THENCQI:=CQI+1;--允許計(jì)數(shù)

ELSECQI:=(OTHERS=>'0');--大于9，計(jì)數(shù)值清零

ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--計(jì)數(shù)大于9，輸出進(jìn)位信號(hào)

ELSECOUT<='0';ENDIF;CQ<=CQI;--將計(jì)數(shù)值向端口輸出

ENDPROCESS;ENDbehav;【例】第8頁(yè)RTL電路第一個(gè)ifCQ1<9then組成了比較器IfRST=‘1’THENCQ1:=(OTHERS=>’0’)組成鎖存器異步清零端IfEN=‘1’THENELSECQ1:=(OTHERS=>’0’)2選1多路選擇器CQI:=CQI+1第9頁(yè)圖5-4例5-3工作時(shí)序第10頁(yè)5.2.3帶有并行置位移位存放器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHFRTIS--8位右移存放器

PORT(CLK，LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSHFRT;ARCHITECTUREbehavOFSHFRTISBEGINPROCESS(CLK,LOAD)VARIABLEREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFLOAD='1'THEN--裝載新數(shù)據(jù)

REG8:=DIN;ELSEREG8(6DOWNTO0):=REG8(7DOWNTO1);ENDIF;