材料化學(xué) 課件 13 第二講：互聯(lián)及介電材料化學(xué)

高等材料化學(xué)（集成電路材料）第二講：互聯(lián)及介電材料化學(xué)2.1集成電路用互聯(lián)材料化學(xué)2.2集成電路用介電材料化學(xué)第二講：互聯(lián)及介電材料化學(xué)目錄隨著芯片尺寸減小，更多的互聯(lián)材料被使用互聯(lián)材料（Interconnectmaterials）連接電子器件中不同組件或器件之間的材料作用：傳遞電信號、電能和熱量應(yīng)用：制造電路板、芯片封裝、集成電路互連、電線電纜等集成電路用互聯(lián)材料化學(xué)英特爾7納米芯片截面圖鋁銅合金互聯(lián)材料鋁(Al)互聯(lián)材料鈷(Co)互聯(lián)材料尋找更優(yōu)越的互連材料逐漸成為集成電路領(lǐng)域發(fā)展進步的關(guān)鍵之一集成電路用互聯(lián)材料化學(xué)互聯(lián)材料的發(fā)展路線圖

銅(Cu)互聯(lián)材料釕(Ru)互聯(lián)材料猶如高速公路或管道，傳輸電子，將晶體管與其他器件相互連接，發(fā)揮作用SemiconductorEngineering,2017構(gòu)建出的元件需連接起來才能實現(xiàn)電力與信號的發(fā)送與接收低電阻率熱化學(xué)穩(wěn)定性高可靠性制造成本金屬因其具有導(dǎo)電性而被用于電路互聯(lián)，但需滿足以下條件：集成電路用互聯(lián)材料化學(xué)7主要應(yīng)用場景：是小尺度上的區(qū)域互聯(lián)，用于連接相鄰晶體管早期互聯(lián)工藝：多晶硅/硅化物疊層DRAM:WSi2&W/WN內(nèi)存：CoSi2

硅化物演變特征尺寸縮小TiSi2>180nmCoSi2180-90nmNiSi2>10nm集成電路用互聯(lián)材料化學(xué)由于缺少干法刻蝕工藝，在大馬士革工藝發(fā)明之前，銅遲遲無法取代鋁自1960年集成電路(IC)誕生初期，鋁(互聯(lián)材料)

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二氧化硅(介電材料)是IC互連技術(shù)的主力軍。隨著晶體管集成密度的不斷提高，互連線線寬不斷降低，鋁互連的尺寸效應(yīng)愈發(fā)顯著鋁銅合金互聯(lián)材料作為過渡

20世紀(jì)90年代，大馬士革工藝

(Damascene

Process)問世，銅互聯(lián)成為主流先在介電層上蝕刻金屬導(dǎo)線用的圖膜然后再填充金屬以實現(xiàn)多層金屬互連單鑲嵌結(jié)構(gòu)雙鑲嵌結(jié)構(gòu)Springer,NewYork.(2009)

集成電路用互聯(lián)材料化學(xué)優(yōu)勢電阻率低（2.85×10-8

Ω?m）與硅之間可形成肖特基勢壘工藝簡單與硅的接觸電阻較低劣勢遷移率差（<10

6A/cm

2）易發(fā)生電遷移易發(fā)生形變和損壞尖楔現(xiàn)象隨著集成電路制程的縮小，鋁開始無法滿足集成電路行業(yè)的要求集成電路用互聯(lián)材料化學(xué)鋁(Al)互聯(lián)工藝優(yōu)勢電阻率低（1.7×10-8

Ω?m）較好的機械性能導(dǎo)熱性較好（3.57K/W）節(jié)約成本劣勢需要阻擋層薄膜電阻率高(5.23～9.98×10

-7Ω·m）在芯片工藝邁入30nm時，銅互連開始遇到瓶頸集成電路用互聯(lián)材料化學(xué)銅(Cu)互聯(lián)工藝集成電路用互聯(lián)材料化學(xué)化學(xué)機械拋光(ChemicalMechanicalPolishing,CMP)工藝IBM在1998推動進入產(chǎn)線工作過程：拋光頭將晶圓待拋光面壓抵在粗糙的拋光墊上，借助拋光液腐蝕、微粒摩擦、拋光墊摩擦等耦合實現(xiàn)全局平坦化終點檢測系統(tǒng)：實現(xiàn)3—10nm分辨率的實時厚度測量防止過拋

拋光頭：可全局分區(qū)施壓的，響應(yīng)實時監(jiān)測的膜厚數(shù)據(jù)，使晶圓拋光后表面粗糙度小于0.5nm高端的研磨液、研磨墊等我國給率低整理器DiamondConditioner壓力pressure平臺Platform拋光墊Polishing

Pad晶圓Wafer拋光液SlurryWafercarrier終點探測EndpointDetectionCMP設(shè)備的基本構(gòu)造僅縮減填充Cu的尺寸，不縮減阻擋層與襯墊層的尺寸→

Cu線路表面及內(nèi)部晶界電阻快速上升如果縮減阻擋層與襯墊層的尺寸→

Cu向介質(zhì)層內(nèi)擴散→降低互聯(lián)線路可靠性研究方向采用更低電阻、阻擋Cu擴散能力更強的材料制作“自形成”阻擋層(如WCN和MnN)新興互聯(lián)材料：采用更不易擴散的填充金屬取代Cu(Co、Ru、Mo等)潛在互聯(lián)金屬體電阻率ρ0與平均自由程λ的乘積–內(nèi)聚能圖ρ0×λ：尺寸微縮過程中的導(dǎo)電性能

(較短的電子平均自由程使金屬在尺寸微縮時電阻上升的趨勢較弱)金屬內(nèi)聚能：抗電遷移與抗擴散性能Proceedingsof2018IEEEInternationalInterconnectTechnologyConference(IITC).2018,154–156互聯(lián)線路尺寸微縮(亞10nm)下的發(fā)展瓶頸集成電路用互聯(lián)材料化學(xué)銅(Cu)互聯(lián)瓶頸Co填充后的通孔電阻僅為Cu填充的約60%

Co互聯(lián)線路在抗電遷移性能方面表現(xiàn)出更優(yōu)異的性能Co填充互聯(lián)系統(tǒng)的失效時間是Cu填充系統(tǒng)的約104倍Proceedingsof2018IEEEInternationalInterconnectTechnologyConference(IITC).2018.144-147

集成電路用互聯(lián)材料化學(xué)英特爾于2017年在其10nm節(jié)點中公布了對于Co基互聯(lián)材料的應(yīng)用，在線寬最小的M0與M1互聯(lián)層,采用Co金屬化互聯(lián)工藝鈷(Co)互聯(lián)Proceedingsof2018IEEEInternationalReliabilityPhysicsSymposium(IRPS).2018.6E.3-1-6E.3-5

Co互聯(lián)線路生產(chǎn)流程PVDTi

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ALDTiN沉積用于阻擋層與粘附層PVDCo沉積初始Co籽晶層并通過CVD填充Co退火工藝促進Co回流填充縫隙、增大晶粒與去除雜質(zhì)PVD沉積厚Co層實現(xiàn)過覆蓋CMP去除過沉積Co層并實現(xiàn)表面拋光資源：AppliedMaterials鈷在納米級互聯(lián)中的應(yīng)用潛力高集成電路用互聯(lián)材料化學(xué)在眾多候選的新一代互聯(lián)材料中，Ru是繼Co之后，在納米級互聯(lián)技術(shù)中得到優(yōu)先研究的材料其電阻隨尺寸微縮的上升較緩，在納米級尺寸下電阻顯著低于Co，與Cu性能大致相當(dāng)具有比Cu和Co更高的熔點與內(nèi)聚能，因此有更高的抗電遷移性能與可靠性，這使得Ru成為5nm技術(shù)節(jié)點之后最有希望代替Cu與Co的金屬之一導(dǎo)電性能:

ALDRu互聯(lián)工藝在14nm線寬之下將優(yōu)于2nm阻擋層的Cu互聯(lián)，在8nm線寬之下進一步優(yōu)于1nm阻擋層的Cu互聯(lián)?？闺娺w移能力:

盡管只采用0.25nmTiN層，10nm線寬的Ru線路在300℃、5MA/cm2測試條件下經(jīng)過1200h未發(fā)生電阻變化，表現(xiàn)出比Cu更好的抗電遷移能力在200℃、5MV/cm電場下，其平均失效時間達到10年，這一結(jié)果說明了采用亞納米級粘附層的Ru工藝在未來尺寸微縮中的潛力

JApplPhys,2020,127(5).

ACSApplMaterInterfaces,2016,8(39):26119-26125.

集成電路用互聯(lián)材料化學(xué)釕(Ru)互聯(lián)1.1集成電路用互聯(lián)材料化學(xué)1.2集成電路用介電材料化學(xué)第二講：互聯(lián)及介電材料化學(xué)目錄具有介電性能，在電場作用下能建立極化的物質(zhì)極化：介電材料中電荷在靜電場中作微小的廣義位移(如束縛電荷的位移，偶極子取向)或受限的大尺度位移(如自由電荷移至界面與電極表面)，而在介電材料表面(或界面)產(chǎn)生束縛電荷，形成感應(yīng)偶極矩的物理過程。電子極化偶極轉(zhuǎn)向極化離子極化界面極化集成電路用介電材料化學(xué)對一個使用STI的N層金屬連線電路芯片，最小介電層數(shù)為：介電質(zhì)層=1+1+1+（N-1）+1=N+3STI側(cè)壁空間層ILD-0ILD-x集成電路用介電材料化學(xué)多晶硅和第一金屬層之間的電介質(zhì)：前金屬電介質(zhì)（PMD）/ILD0介質(zhì)薄膜：主要作用是作為電絕緣的介質(zhì)層化學(xué)氣相淀積電介質(zhì)以及旋合電介質(zhì)和化學(xué)氣相淀積電介質(zhì)的組合都用于這種應(yīng)用STI中，它也被用作相鄰晶體管之間的電絕緣用于在多晶硅或（多晶硅/硅化物疊層）柵極側(cè)壁上形成間隔物，形成LDD或SDE和擴散緩沖器鈍化電介質(zhì)：密封IC芯片，以保護微型電路免受濕氣和移動離子的化學(xué)損壞作為低-κ或ULK介質(zhì)的帽阻擋層用作鈍化層，以保護IC芯片在測試和封裝期間免受機械損傷。高介電材料（High-κ

dielectric）：介電常數(shù)高于SiO2的介電常數(shù)（3.9）20世紀(jì)50年代至60年代，發(fā)現(xiàn)了鈦酸鍶（SrTiO3）和硼酸鋇（BaB2O4）具有高介電常數(shù)1986年，鈦酸鋯（ZrTiO4）被發(fā)現(xiàn)具有極高的介電常數(shù)。近年來，有機高分子材料，如聚合物陶瓷復(fù)合材料和有機無機混合體系，也成為研究的熱點。代表材料：陶瓷鐵電材料（e.g.鈦酸鋇（BT）、鈦酸鉛（PT）、鋯鈦酸鉛（PZT）氧化鉛酸鋯（PbZrO3）二元金屬氧化物（e.g.Al2O3、TiO2、Ta2O5、ZrO2、HfO2及一些稀土氧化物）高介電聚合物材料鈦酸鋇（BT）結(jié)構(gòu)示意圖氧化鉿（HfO2）結(jié)構(gòu)示意圖集成電路用介電材料化學(xué)利用高κ介質(zhì)材料代替常規(guī)柵氧SiON和金屬柵代替多晶硅柵的工藝常利用高κ介質(zhì)材料HfO2和HfSiON取代SiON作為柵氧化層HKMG(High-κMetalGate)技術(shù)高K介質(zhì)材料代替SiON也會引起很多問題與襯底之間會形成粗糙的界面，導(dǎo)致載流子遷移率降低與多晶硅的硅原子發(fā)生化學(xué)反應(yīng)形成Hf-Si鍵，造成費米能級的釘扎現(xiàn)象在柵介質(zhì)層下表面附近的偶極子會發(fā)生振動造成晶格振動，降低器件的速度MaterialsScienceandEngineering:R:Reports

88(2015):1-41.集成電路用介電材料化學(xué)先柵(Gate-First)工藝技術(shù)，也稱金屬嵌入多晶硅(MetalInsertedPolySilicon-MPS)工藝技術(shù)后柵(Gate-Last)工藝技術(shù)，也稱金屬替代柵(ReplacementMetalGate-RMG)工藝技術(shù)HybridADCs,SmartSensorsfortheIoT,andSub-1V&AdvancedNodeAnalogCircuitDesign:AdvancesinAnalogCircuitDesign2017

(2018):259-280.潛在問題引入的SiON界面層削弱了高K柵介質(zhì)層對先進工藝的中柵極電容的貢獻襯底溝道量子化的問題兩種實現(xiàn)HKMG工藝技術(shù)的集成方案集成電路用介電材料化學(xué)低介電材料（Low-κdielectric）：介電常數(shù)一般小于3.0低介電微波陶瓷材料低介電常數(shù)高分子材料：如氟化聚合物多孔低k介質(zhì)，如多孔SiCOH（Ultralow-κ,ULK）空氣隙(Air

spacer)集成電路用介電材料化學(xué)新型超低k材料:多孔CoOxNat.

Comm.

10,

3729(2019)介電材料直接決定了芯片的延時（RC中的C），因此目前隨著晶體管速度的提升，C需要越來越小，k也需要越來越小。Intel/Micron25nm節(jié)點NAND閃存的橫截面TEM圖像：WL和BL之間的氣隙低介電微波陶瓷材料：燒結(jié)、溶膠-凝膠法、壓電燒結(jié)等低介電高分子材料：溶液旋涂、印刷或化學(xué)氣相沉積(CVD)等工藝多孔低k介質(zhì)：高分子旋涂(spin-onpolymers)、等離子體增強化學(xué)氣相沉積(PECVD)等OxideNanomaterialsandtheirApplicationsasaMemristor

(2015).SolidStatePhenomena.222.67-69.10.4028溶膠-凝膠法合成納米材料示意圖高分子旋涂法制備多孔SiCOH薄膜多孔SiCOH低介電常數(shù)材料薄膜的制備與性能表征[D](2012).復(fù)旦大學(xué).集成電路用介電材料化學(xué)低介電材料制造工藝空氣的介電常數(shù)非常低，約為1，獲得更低的k值(k<2.3)，材料研究人員逐漸將目光轉(zhuǎn)向多孔材料根據(jù)基體材料分類：無機多孔材料（多孔的氮化硅、氮化鋁、氧化鋁等）有機多孔材料用于形成多孔低κ介電膜的沉積和后處理工藝集成電路用介電材料化學(xué)低介電材料制造工藝集成電路用介電材料化學(xué)旋涂法優(yōu)勢：旋涂法制備的薄膜具有良好的平坦性，孔洞平覆性。步驟：介質(zhì)前驅(qū)體首先按照一定的配比溶解在分散介質(zhì)中，制成溶膠。然后將溶膠滴