《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 綜合測試題1_第1頁
《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 綜合測試題1_第2頁
《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 綜合測試題1_第3頁
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文檔簡介

綜合試題一？（？（功能仿真：直接對HDL,原理圖描述或其他形式描述的邏輯功能進(jìn)行測試模moduledff8(clk,reset,d（2）.HDL文本輸入：將使用了某種硬件描述語言（？（？（abus:std_logic_vector(7doUSEIEEE.STD_LOGIC_1164Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立提前時鐘上升沿（如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間-Setup發(fā)建立時間(SetupTime)和保持時間（Holdtime）。建立時間是指在時鐘邊沿保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)USEIEEE.STD_LOGIC_1164USEieee.std_logic_1164.aUSEieee.std_logic_1164.a

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