數(shù)電第4版 課件 第9章課件 5 數(shù)字頻率計(jì)設(shè)計(jì)

1.什么是數(shù)字系統(tǒng)數(shù)字系統(tǒng)是包括輸入、處理、輸出，能夠獨(dú)立運(yùn)行，實(shí)現(xiàn)特定功能的電路。9.4概述2.數(shù)字系統(tǒng)的兩種設(shè)計(jì)方法方法一：傳統(tǒng)設(shè)計(jì)方法（手工設(shè)計(jì)方法、自底向上設(shè)計(jì)方法）采用標(biāo)準(zhǔn)集成電路實(shí)現(xiàn)。設(shè)計(jì)者+紙+筆。一般憑借設(shè)計(jì)者的經(jīng)驗(yàn)。

電路可以精妙簡(jiǎn)單，電路結(jié)構(gòu)固定，難更改，可讀性差。9.4概述采用手工設(shè)計(jì)的4位數(shù)字頻率計(jì)9.4概述方法二：現(xiàn)代設(shè)計(jì)方法（EDA設(shè)計(jì)方法、自頂向下設(shè)計(jì)方法）9.4概述設(shè)計(jì)者EDA工具CPLD/FPGAVHDL/Verilog

設(shè)計(jì)者從整個(gè)系統(tǒng)邏輯出發(fā)，進(jìn)行最上層的系統(tǒng)設(shè)計(jì)，而后按一定的原則將全局系統(tǒng)分成若干子系統(tǒng)，逐級(jí)向下，再將每個(gè)子系統(tǒng)分為若干個(gè)功能模塊、子模塊、基本模塊。9.4概述何為“頂”？系統(tǒng)的功能。何為“底”？最基本的電路模塊、元器件、甚至是版圖。設(shè)計(jì)流程9.4概述9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)設(shè)計(jì)一4位數(shù)字頻率計(jì)，測(cè)量范圍為0～9999Hz，原理框圖如圖所示。8Hz的基準(zhǔn)時(shí)鐘由外部晶體振蕩器提供，被測(cè)信號(hào)為標(biāo)準(zhǔn)的方波信號(hào)。1.設(shè)計(jì)題目頻率就是周期性信號(hào)在1s內(nèi)的變化次數(shù)。若在一定1s的時(shí)間間隔內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)為N，則其頻率可表示為：f=N

。

2.方案設(shè)計(jì)9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)頂層原理圖9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)10進(jìn)制計(jì)數(shù)器主要功能：（1）10進(jìn)制計(jì)數(shù)器，輸出為8421BCD碼；（2）具有異步清零功能，CLR=1，計(jì)數(shù)器清零；（3）具有使能功能，CS相當(dāng)于閘門信號(hào)，CS=1，允許計(jì)數(shù)；（4）具有進(jìn)位輸出，計(jì)數(shù)值為9時(shí)，CO輸出高電平，CO用于級(jí)聯(lián)。9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)如何用10進(jìn)制計(jì)數(shù)器構(gòu)成10000進(jìn)制計(jì)數(shù)器？異步10000進(jìn)制計(jì)數(shù)器，CO可能的毛刺使計(jì)數(shù)錯(cuò)誤同步10000進(jìn)制計(jì)數(shù)器9991→0→0→0加19.4.14位數(shù)字頻率計(jì)設(shè)計(jì)格雷碼10進(jìn)制計(jì)數(shù)器序列信號(hào)發(fā)生器9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)（2）組合電路真值表輸入輸出CSLDCLR00001000001100001110000101000110100011110011111001110100110001010000010100×××0101×××1001×××1010×××1011×××1101×××思考：如何得到寬度為1s的閘門信號(hào)？

計(jì)數(shù)器的時(shí)鐘頻率設(shè)為8Hz，CS信號(hào)持續(xù)8個(gè)時(shí)鐘周期，其寬度即為1秒。9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)（1）CNT10的Verilog描述3.底層模塊設(shè)計(jì)moduleCNT10(CLK,CLR,CS,Q,CO);inputCLK,CLR,CS;output[3:0]Q;reg[3:0]Q;outputCO;regCO;always@(posedgeCLKorposedgeCLR)beginif(CLR)Q<=4'b0000;elseif(CS)beginif(Q==4'b1001)Q<=4'b0000;elseQ<=Q+4'b0001;endendalways@(Q)beginif(Q==4'b1001)CO<=1'b1;elseCO<=1'b0;end endmodule異步清零計(jì)數(shù)使能（閘門）10進(jìn)制計(jì)數(shù)器進(jìn)位輸出（高電平）9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)CNT10模塊的仿真結(jié)果

思考題：用VerilogHDL描述以下十進(jìn)制計(jì)數(shù)器9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)moduleREG4(CLK,D,Q);inputCLK;input[3:0]D;output[3:0]Q;reg[3:0]Q;always@(posedgeCLK)beginQ<=D;end endmodule（2）REG4的Verilog描述

REG4模塊的仿真結(jié)果9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)（3）LED7S的Verilog描述moduleLED7S(DIN,Y);input[3:0]DIN;output[6:0]Y;reg[6:0]Y;always@(DIN)begincase(DIN)4'b0000:Y=7'b0111111;//顯示“0”4'b0001:Y=7'b0000110;//顯示“1”4'b0010:Y=7'b1011011;//顯示“2”4'b0011:Y=7'b1001111;//顯示“3”4'b0100:Y=7'b1100110;//顯示“4”4'b0101:Y=7'b1101101;//顯示“5”4'b0110:Y=7'b1111101;//顯示“6”4'b0111:Y=7'b0000111;//顯示“7”4'b1000:Y=7'b1111111;//顯示“8”4'b1001:Y=7'b1101111;//顯示“9”4'b1010:Y=7'b1110111;//顯示“A”4'b1011:Y=7'b1111100;//顯示“b”4'b1100:Y=7'b0111001;//顯示“C”4'b1101:Y=7'b1011110;//顯示“d”4'b1110:Y=7'b1111001;//顯示“E”4'b1111:Y=7'b1110001;//顯示“F”default:Y=7'b0000000;endcaseendendmodule9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)LED7S模塊的仿真結(jié)果9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)（4）CONTROL的Verilog描述moduleCONTROL(CLK,CS,CLR,LD); inputCLK; outputCS,CLR,LD;regCS,CLR,LD;reg[3:0]CURRENT_STATE;reg[3:0]NEXT_STATE;parameterST0=4'b0000;//狀態(tài)編碼為Gray碼parameterST1=4'b0001;parameterST2=4'b0011;9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)parameterST3=4'b0010;parameterST4=4'b0110;parameterST5=4'b0111;parameterST6=4'b1111;parameterST7=4'b1110;parameterST8=4'b1100;parameterST9=4'b1000;（4）CONTROL的Verilog描述（續(xù)）always@(CURRENT_STATE)begincase(CURRENT_STATE)ST0:beginNEXT_STATE=ST1;CLR=1'b0;CS=1'b1;LD=1'b0;endST1:beginNEXT_STATE=ST2;CLR=1'b0;CS=1'b1;LD=1'b0;endST2:beginNEXT_STATE=ST3;CLR=1'b0;CS=1'b1;LD=1'b0;endST3:beginNEXT_STATE=ST4;CLR=1'b0;CS=1'b1;LD=1'b0;endST4:beginNEXT_STATE=ST5;CLR=1'b0;CS=1'b1;LD=1'b0;endST5:beginNEXT_STATE=ST6;CLR=1'b0;CS=1'b1;LD=1'b0;endST6:beginNEXT_STATE=ST7;CLR=1'b0;CS=1'b1;LD=1'b0;endST7:beginNEXT_STATE=ST8;CLR=1'b0;CS=1'b1;LD=1'b0;endST8:beginNEXT_STATE=ST9;CLR=1'b0;CS=1'b0;LD=1'b1;endST9:beginNEXT_STATE=ST0;CLR=1'b1;CS=1'b0;LD=1'b0;enddefault:beginNEXT_STATE=ST0;CLR=1'b0;CS=1'b0;LD=1'b0;endendcaseend9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)（4）CONTROL的Verilog描述（續(xù)）always@(posedgeCLK)beginCURRENT_STATE<=NEXT_STATE;end endmodule9.4.14位數(shù)字頻率計(jì)設(shè)計(jì)4.設(shè)計(jì)工程的QuartusII操作流程（1）建立設(shè)計(jì)工程。（2）底層模塊輸入（文本輸入）、編譯、符號(hào)生成、仿真。完成CNT10、REG4、LED7S