模擬集成電路設(shè)計 課件 第10章 數(shù)據(jù)轉(zhuǎn)換電路

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第10章

數(shù)據(jù)轉(zhuǎn)換電路210.1ADC的基礎(chǔ)知識10.2典型的ADC電路1)Parallel

ADC2)Two-stepADC3)PipelinedADC4)SAR-ADC5)IntegratingADC6)WilkinsonADC

第10章數(shù)據(jù)轉(zhuǎn)換電路10.3DAC的性能與應(yīng)用領(lǐng)域10.4典型的DAC電路

1)電阻網(wǎng)絡(luò)DAC2)電流舵DAC3)電荷重分配DAC10.5Sigma-deltaADC魏廷存@西北工業(yè)大學(xué)3

ADC與DAC電路的功能混合信號處理系統(tǒng)魏廷存@西北工業(yè)大學(xué)4

ADC與DAC電路的功能在數(shù)字領(lǐng)域進行信號處理的優(yōu)勢數(shù)字信號對噪聲不敏感容易實現(xiàn)各種復(fù)雜的算法處理，功能強大（包括各種語音/圖像處理、控制算法和人工智能算法等）系統(tǒng)靈活性強（系統(tǒng)可編程、可重構(gòu)）數(shù)字電路可進行自動設(shè)計和測試，設(shè)計周期短（可以利用各種先進的EDA工具和FPGA驗證數(shù)字電路的功能和性能）隨著制造工藝微細化，數(shù)字電路的工作電壓減小、集成度和處理速度（計算能力）均提高，面積和功耗相應(yīng)減?。柖蓭淼暮锰帲┪和⒋鍬西北工業(yè)大學(xué)5

10.1ADC的基礎(chǔ)知識1.ADC的基本性能指標分辨率(Resolution)[n-bit]將輸入模擬電壓范圍按1/2n進行等分割采樣速度[sampling/sec]，[sps]，1秒鐘內(nèi)采樣（變換）的次數(shù)消耗功率（靜態(tài)功耗+動態(tài)功耗）變換誤差靜態(tài)誤差:微分非直線性誤差（DNL），積分非直線性誤差（INL）動態(tài)誤差:SNR，SFDR，ENOB等輸入電壓范圍（動態(tài)范圍）芯片面積，模塊的版圖面積（IP核）

ADC的發(fā)展趨勢是：繼續(xù)在采樣速度、分辨率（變換精度）和功耗之間進行折中和優(yōu)化。魏廷存@西北工業(yè)大學(xué)6

2.ADC的分辨率和量化誤差分辨率：n-bit→量化step(Δ)=Vr/2n其中，Vr:輸入電壓范圍(fullscalerange)

Δ

:1LSB(LeastSignificantBit)例:Vr=1.0V時的Δ：分辨率(n)Δ(1LSB)應(yīng)用場合8-bit3.9mV視頻10-bit0.98mV高清電視16-bit15.3μV聲音，畫像20-bit1.9μV信號檢測

魏廷存@西北工業(yè)大學(xué)分辨率ADC的量化誤差紅線：無限精度(n=∞)理想ADC的轉(zhuǎn)換曲線黑折線：有限精度理想ADC的轉(zhuǎn)換曲線7

2.ADC的分辨率和量化誤差

對于輸入的模擬電壓信號，其小于Δ的電壓為量化誤差e（當輸入的模擬電壓變化小于Δ時，只有一個對應(yīng)的數(shù)字輸出量）。魏廷存@西北工業(yè)大學(xué)量化噪聲量化噪聲的功率譜密度Se(f)量化噪聲的功率為：

紅線：無限精度理想ADC的轉(zhuǎn)換曲線黑線：有限精度理想ADC的轉(zhuǎn)換曲線8

2.ADC的分辨率和量化誤差4-bit理想ADC的輸入-輸出特性魏廷存@西北工業(yè)大學(xué)輸入電壓范圍：-Vref~+Vref9

2.ADC的分辨率和量化誤差3-bit理想ADC的特性及量化誤差魏廷存@西北工業(yè)大學(xué)10

當輸入信號為直流或低頻信號時，靜態(tài)誤差可以反映ADC的各種轉(zhuǎn)換誤差（變換精度）。ADC的主要靜態(tài)誤差：非直線性誤差（DNL，INL）Offset誤差（失調(diào)誤差）Gain誤差（增益誤差）MissingCodes（失位/失碼）

3.ADC的靜態(tài)誤差魏廷存@西北工業(yè)大學(xué)11

ADC的非直線性誤差對于理想的ADC，輸入的模擬電壓每增加一個[LSB]，數(shù)字信號連續(xù)跳變一次（編碼加1或減1）。但在實際的ADC中，數(shù)字信號連續(xù)跳變時所對應(yīng)的模擬電壓增量并不是恰好等于一個[LSB]，而是在其左右變動。微分非直線性誤差（DNL:DifferentialNonlinearityError）:

數(shù)字信號連續(xù)跳變（編碼加1或減1）時所對應(yīng)的實際模擬電壓增量(碼寬)Vj與理想模擬電壓增量Δ(1LSB)的差，即DNLj=(Vj-

Δ)/Δ[LSB]積分非直線性誤差（INL:IntegralNonlinearityError）:微分非直線性誤差DNLi的累積（積分）值，代表與理想的輸入輸出直線的偏離量，即

INLj=DNL0+DNL1+···+DNLj

[LSB]魏廷存@西北工業(yè)大學(xué)12

ADC的非直線性誤差魏廷存@西北工業(yè)大學(xué)13

ADC的非直線性誤差10-bitADC的典型例為了更充分和全面地評價DNL和INL，通常可利用“碼密度法（codedensitytest）”進行仿真和測試。魏廷存@西北工業(yè)大學(xué)14Offset誤差（失調(diào)誤差）

實際的ADC中，當輸入模擬電壓為零時，輸出數(shù)字電壓不等于零。主要由ADC中的OPAMP或比較器的Offset電壓（或電流）所引起。

ADC的Offset誤差這里假定不存在非直線性誤差15

ADC的Offset誤差這里假定不存在非直線性誤差失調(diào)誤差=+0.5LSB魏廷存@西北工業(yè)大學(xué)失調(diào)誤差也可能是負值16Gain誤差（增益誤差）對于實際的ADC，實際傳輸函數(shù)的斜率與理想傳輸函數(shù)的斜率之差稱為增益誤差。如下圖所示，當輸出數(shù)字值為最大值時，所對應(yīng)的實際模擬輸入電壓與其理想值之間的偏差稱為增益誤差（Gain誤差）。

ADC的Gain誤差這里假定不存在非直線性誤差和Offset誤差。增益誤差主要由ADC中的基準電壓或基準電流的誤差所引起。17

ADC的Gain誤差這里假定不存在非直線性誤差和Offset誤差。魏廷存@西北工業(yè)大學(xué)18

ADC的MissingCodes（失碼）實際波形理想波形主要由內(nèi)部的DAC的誤差所引起（DNL=-1[LSB]時發(fā)生）DNLj=(Vactual,j-

Δ)/Δ

[LSB]當Vactual,j=0時，DNLj=-1[LSB]魏廷存@西北工業(yè)大學(xué)19

當輸入信號為高頻或快速變化的信號時，需要考察ADC輸出信號的頻譜特性（反映ADC的高頻特性-含寄生參數(shù)），進而分析其動態(tài)性能。

給ADC輸入滿幅正弦信號，然后對ADC的輸出數(shù)字信號進行整數(shù)周期的FFT變換（離散快速傅里葉變換），得到ADC輸出信號的頻譜，并對該頻譜中的基波以及各次諧波和基底噪聲分量進行分析。這些諧波和噪聲分量反映了變換誤差（包括量化誤差和電路各種非理想因素產(chǎn)生的誤差）。另外，對于Σ-ΔADC，由于某時刻的數(shù)字輸出值與前面各個時刻的采樣值有關(guān)，其靜態(tài)誤差無意義，需要進行動態(tài)誤差分析。ADC的主要動態(tài)誤差：SNR：信噪比(SignaltoNoiseRatio)SFDR：無雜波動態(tài)范圍(SpuriousFreeDynamicRange)THD：總諧波失真(TotalHarmonicDistortion)SNDR：信號與噪聲和總諧波失真比(SignaltoNoiseandDistortionRatio)ENOB：有效位數(shù)(EffectiveNumberofBits)

4.ADC的動態(tài)誤差魏廷存@西北工業(yè)大學(xué)20

ADC的動態(tài)特性誤差（頻域特性）ENOB:EffectiveNumberofBits(輸入為滿幅正弦波信號)魏廷存@西北工業(yè)大學(xué)21ENOB：有效位數(shù)（EffectiveNumberofBits）1）設(shè)輸入滿幅正弦信號為：x(t)=Asin(ω0t)，則其一個周期內(nèi)的平均功率為：2）量化噪聲的平均功率為（理想的ADC）：Pn=Δ2/123）SNR=Ps/Pn=[(Δ×2N-1)2/2]/(Δ2/12)=1.5×22N

用dB表示為：SNR(dB)=10log(Ps/Pn)=6.02N+1.76

所以，

4.ADC的動態(tài)誤差2A=Δ×2N→A=Δ×2N-1

魏廷存@西北工業(yè)大學(xué)22ENOB：有效位數(shù)（EffectiveNumberofBits）4）實際的ADC中，除了量化誤差外，還包括各種其它電路誤差，如果將上式中的SNR替換為SNDR，此時對應(yīng)的N被定義為實際ADC的有效位數(shù)（ENOB），即

4.ADC的動態(tài)誤差A(yù)DC的品質(zhì)因數(shù)（figureofmerit:FoM）:(J/conv.-step)每轉(zhuǎn)換一次消耗的能量魏廷存@西北工業(yè)大學(xué)

由于SNDR小于SNR，因此實際ADC的有效位數(shù)（ENOB）小于其分辨率（N）。而對于理想ADC，其有效位數(shù)就等于分辨率。ENOB是評估ADC變換精度（變換誤差）的一個重要參數(shù)，它是指在量化噪聲、電路噪聲和失真都存在的情況下，ADC實際所能達到的分辨率，是SNDR的直觀表示。FoM的值越小，ADC的綜合性能越好。23

4.ADC的動態(tài)誤差分辨率（理想bit數(shù)）與ENOB的平均差=1.43bitsRobertH.Walden,Analog-to-DigitalConverterSurveyandAnalysis,IEEEJOURNALONSELECTEDAREASINCOMMUNICATIONS,VOL.17,NO.4,pp.539-550,APRIL1999150個ADC芯片的統(tǒng)計結(jié)果ENOB=[SNDR(dB)-1.76]/6.02魏廷存@西北工業(yè)大學(xué)24

5.ADC的誤差仿真和測試（輸入為滿幅正弦波信號，通常輸入正弦信號的幅度比基準電壓大5%—為了保證所有的碼字都被采樣到

）利用碼密度法分析時，為了實現(xiàn)隨機采樣（即非相關(guān)采樣，以保證采樣到所有的碼字），要求采樣頻率與輸入正弦信號頻率之間為非整數(shù)倍關(guān)系，并需取足夠多的采樣點進行統(tǒng)計分析，例如取4096(212)個或更多的數(shù)據(jù)。ADC的靜態(tài)誤差仿真和測試魏廷存@西北工業(yè)大學(xué)25

ADC的動態(tài)誤差仿真和測試（輸入為滿幅正弦信號，通常輸入正弦信號的幅度比基準電壓小5%

—為了保證輸入的信號是完整的正弦波信號）FFT分析時，應(yīng)取輸出數(shù)字信號的整數(shù)個周期（實現(xiàn)相關(guān)采樣），并取足夠多的采樣點，例如取4096(212)個或更多的數(shù)據(jù)。另外，應(yīng)加適當?shù)拇昂瘮?shù)。

5.

ADC的誤差仿真和測試為了實現(xiàn)相關(guān)采樣，輸入信號的頻率fin、采樣頻率fs、采樣周期數(shù)Ncycle以及采樣點數(shù)Nsample之間應(yīng)滿足的關(guān)系，同時要求fs>2fin26

ADC的動態(tài)誤差仿真和測試在ADC的動態(tài)特性分析時，通常加入正弦周期信號。由于FFT算法的前提是對無限周期信號進行頻譜分析的，而采樣數(shù)據(jù)是某個時間窗口內(nèi)的有限數(shù)據(jù)，因此需保證采樣數(shù)據(jù)窗口內(nèi)的時域信號可以在整個時域內(nèi)進行周期延拓（周期延拓時需保證不發(fā)生正弦信號的波形畸變）。否則，F(xiàn)FT算法就會發(fā)生頻譜泄漏。魏廷存@西北工業(yè)大學(xué)27

ADC的靜態(tài)和動態(tài)特性測試平臺提供高精度電源電壓和基準電壓提供輸入正弦信號（要求高純度或其后加入高精度濾波器）提供高精度時鐘信號檢測消耗電流MatlabcodedensitytestWaveVision5（National）

FFT靜態(tài)特性動態(tài)特性獲取輸出數(shù)字信號魏廷存@西北工業(yè)大學(xué)28ADC中常用的數(shù)字輸出碼

DigitalOutputCodesusedforADC魏廷存@西北工業(yè)大學(xué)29

10.2典型的ADC電路Flash(Parallel)

ADCTwo-stepADCPipelinedADC逐次逼近型ADC（SAR-ADC）

（SuccessiveApproximationRegister）IntegratingADC

以上稱為Nyquist-RateADC（由于元器件失配和電路的非理想特性，分辨率被限制在10~12-bit以內(nèi)）Over-SamplingADC高速，低/中等分辨率（12-bit以內(nèi)）中/低速，中等分辨率，低功耗（12-bit以內(nèi)）低速，高分辨率（10~24-bit）（Σ-ΔADC）魏廷存@西北工業(yè)大學(xué)30

各種ADC的分辨率與變換速度TwoStep魏廷存@西北工業(yè)大學(xué)31ParallelorFlash

ADC并行式ADC變換方式，在一個動作時鐘內(nèi)完成全部變換，適應(yīng)于超高速ADC

(采樣頻率高達GHz)。缺點是管子數(shù)多，面積和功耗大。Two-step（Sub-range）ADC與并行式ADC相比，管子數(shù)和功耗大幅度減小，但需要S/H電路。PipelinedADC多級流水線結(jié)構(gòu)，變換速度快，電路相對簡單S/H電路（OPAMP）與級數(shù)有關(guān)管子數(shù)較少，功耗與OPAMP數(shù)有關(guān)

高速、低/中等分辨率ADC電路魏廷存@西北工業(yè)大學(xué)32

1.3-bitParallel

ADC電路所需比較器數(shù)=2n1LSB=Vr/8延遲時間小，變換速度很快，適應(yīng)于超高速（數(shù)GHz）A/D變換；比較器個數(shù)多→管子數(shù)多，面積和功耗大(隨分辨率按指數(shù)增長)；較大的輸入電容負載（針對Vin）；適應(yīng)于低分辨率，通常在8-bit以內(nèi)；不需S/H電路;主要應(yīng)用于高速檢測系統(tǒng)（例如digitaloscilloscope）譯碼電路000001010011100101110111D2D1D0魏廷存@西北工業(yè)大學(xué)33

2.4-bitTwo-stepADC動作原理：先進行高2位的A/D變換，決定D3,D2根據(jù)高2位的變換結(jié)果，決定選用哪一組電阻串進行低2位的A/D變換，決定D1,D0高/低2位的A/D變換采用上述parallelA/D變換電路需要S/H電路（由于分兩步進行變換，要求輸入電壓在變換期間保持不變）00011011D3D2魏廷存@西北工業(yè)大學(xué)34

Two-stepADC的特點高位A/D變換后，進行低位A/D變換；所需比較器的數(shù)目=2n1+2n2，與Parallel

ADC相比，大幅度削減了管子數(shù)和功耗以及面積（尤其當n較大時），但所需變換時間大于一個時鐘周期；

例如：對于8-bit分辨率，two-step型（n1=n2=4）所需比較器為32個，而parallel型所需比較器為256個。需要S/H電路；主要應(yīng)用在高速A/D變換中。魏廷存@西北工業(yè)大學(xué)

2.4-bitTwo-stepADC35

3.PipelinedADC（流水線結(jié)構(gòu)）Onestage

盡管得到一個完整的輸出數(shù)據(jù)需要n個時鐘周期，但由于采用流水線結(jié)構(gòu)，在每一個時鐘周期內(nèi)都可輸入新的采樣值，進行連續(xù)變換，即采樣頻率與動作時鐘頻率相同。因此該結(jié)構(gòu)可大大提高變換速度，同時具有結(jié)構(gòu)簡單、面積和功耗小等優(yōu)點。<15-bit<200MHz<100mWn=1or2OPAMP魏廷存@西北工業(yè)大學(xué)36

3.PipelinedADC

將每一級的輸入電壓（前一級的輸出余量電壓）減去本級DAC的輸出電壓后放大2倍（1-bitstage），形成所謂的余量電壓后供下一級使用。每一級的輸入電壓幅度應(yīng)相同，且不能超過允許范圍(±Vref)，否則會導(dǎo)致“數(shù)字信號失碼”現(xiàn)象。余量放大器輸出（放大倍數(shù)=2）：1-bitstage（每一級確定1-bit有效數(shù)據(jù)）魏廷存@西北工業(yè)大學(xué)37

3.PipelinedADC1-bitstage（每一級確定1-bit有效數(shù)據(jù)）魏廷存@西北工業(yè)大學(xué)余量電壓絕對值最大（負值）余量電壓絕對值最大（正值）對于不同的輸入電壓，其余量電壓也不同余量電壓為0第1級38

3.PipelinedADC2-bitstage（每一級確定2-bit有效數(shù)據(jù)）10-bitPipelinedADC的一次轉(zhuǎn)換過程

(余量電壓)級間余量電壓放大倍數(shù)=22=4Dout=1011010100魏廷存@西北工業(yè)大學(xué)39

3.PipelinedADC流水線結(jié)構(gòu)的變換和動作時序采樣階段，比較器也同時動作，產(chǎn)生本級的變換結(jié)果，并通過DAC電路產(chǎn)生本級的VDAC電壓。魏廷存@西北工業(yè)大學(xué)401-bit子級流水線結(jié)構(gòu)的輸出數(shù)據(jù)移位和對齊（數(shù)字校正）魏廷存@西北工業(yè)大學(xué)1-bitstage

3.PipelinedADC41X1）采樣階段（開關(guān)1閉合）：

兩個電容Cs和Cf處于并聯(lián)狀態(tài)，采樣輸入電壓（前一級的輸出電壓）Vres(i)。

此時，OPA處于空閑狀態(tài)。具體電路實現(xiàn)（開關(guān)電容電路）：可實現(xiàn)輸入電壓與DAC輸出電壓的相減，并將該余量電壓放大。1-bitstage采樣階段，比較器也同時動作，產(chǎn)生本級的變換結(jié)果，并通過DAC電路產(chǎn)生本級的VDAC電壓。OPAOPA魏廷存@西北工業(yè)大學(xué)

3.PipelinedADC422）放大階段（開關(guān)2閉合）：形成增益為Cs/Cf的反相放大器XX點的電荷守恒原理:[0-Vres(i)](Cs+Cf)=[0-Vres(i+1)]Cf+(0-VDAC)CsVres(i+1)=2Vres(i)-VDAC=2[Vres(i)-VDAC/2]Vx≈01-bitstageOPAOPA魏廷存@西北工業(yè)大學(xué)

3.PipelinedADC43

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)前面討論的1-bit子級和2-bit子級，假定子級內(nèi)部的電路模塊（Sub-ADC和余量放大器等）均是理想的，即它們不存在失調(diào)電壓，且余量放大器的增益也是理想值。此種情況下，每一級的輸入電壓范圍均相同，即余量放大器的輸出電壓滿足：-Vref≤Vres≤+Vref。但是，在實際的電路中，由于存在各種非理想因素，可能使得余量放大器的輸出電壓超出上述允許范圍（±Vref）。當余量電壓超出±Vref時，下一級的Sub-ADC無法進行正確轉(zhuǎn)換，此時，Sub-ADC將維持±Vref所對應(yīng)的數(shù)字碼不變，即輸出被鉗位，從而導(dǎo)致“數(shù)字失碼”現(xiàn)象。44

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)失調(diào)電壓導(dǎo)致的余量放大器的輸出電壓偏離理想值45

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)

為了消除電路非理想因素導(dǎo)致的上述余量電壓溢出現(xiàn)象，可以減小余量放大器的電壓增益。通常將余量放大器的電壓增益減小為原來的一半，理論上這個增益縮減是任意的，只要保證各個子級的最大輸入電壓范圍均相同、且不超出±Vref即可。2-bit子級與1.5-bit子級的余量放大器傳輸曲線數(shù)字校正時需要同時完成加法和減法運算2-bit子級1.5-bit子級向右平移Vref/4去掉第4個輸出數(shù)字碼（11）46

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)Sub-ADC僅輸出3個數(shù)字碼（00，01，10），其有效分辨率為log2(3)=1.589，因此，被稱為1.5-bit子級。在1.5-bit子級中引入了0.5-bit冗余位，即其有效分辨率（1.5-bit）小于名義分辨率（2-bit），為此，最終輸出時需要對1.5-bit子級的輸出數(shù)字碼進行數(shù)字校正。

對于1.5-bit子級，即使Sub-ADC的比較器中具有較大的失調(diào)電壓（小于±Vref/4），余量電壓也不會超過±Vref。這極大地減緩了對比較器和運算放大器的失調(diào)電壓要求。47

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)1.5-bit子級的余量電壓的傳輸曲線48

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)1.5-bit子級電路的實例電路的工作分為采樣-變換和余量電壓放大兩個階段。49

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)1.5-bit子級電路的實例

在采樣-變換階段，開關(guān)的接法如上圖所示，此時兩個電容Cs和Cf并聯(lián)接在Vres(i)和地之間，采樣輸入電壓Vres(i)（前一級的輸出電壓），而余量放大器（OPAMP）此時處于空閑狀態(tài)。同時，Sub-ADC和DAC模塊均工作，產(chǎn)生本級的數(shù)字變換結(jié)果（Di1Di0）以及VDAC電壓。

50

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)1.5-bit子級電路的實例

在余量電壓放大階段，開關(guān)S1斷開，開關(guān)S2和S3的接法與上圖所示接法相反，此時形成電壓增益為Cs/Cf的反相比例放大器。由于X點的電荷守恒，可得：如果令Cs=Cf，則可求得余量電壓放大器的電壓傳輸特性為：而DAC的輸出電壓VDAC為：

51

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)1.5-bit子級電路的實例綜合以上各式可得：注意，這里用Vin表示Vres(i)52

1.5-bitstage

PipelinedADC魏廷存@西北工業(yè)大學(xué)1.5-bit子級流水線ADC的數(shù)字校正方法

對于1.5-bit子級流水線ADC，由于在每一級中都引入了0.5-bit冗余位，在數(shù)字校正時，不僅要將各子級的輸出數(shù)字碼在時序上對齊，還需要消除冗余位的影響。

參照下頁。數(shù)字校正電路由延時電路和冗余位消除電路組成。首先利用延時電路（D-FF）將各子級的輸出數(shù)字碼在時序上對齊，然后利用冗余位消除電路消除各個子級的冗余位，最后可得到校正后的6-bit輸出數(shù)字碼D5~D0。注意，由于最后1級（stage5）不需要進行余量電壓放大，該子級為2-bit子級。53

1.5-bitstage

PipelinedADC1.5-bit子級、5級6-bit流水線ADC的數(shù)字校正電路HA（HalfAdder）FA（FullAdder）54

1.5-bitstage

PipelinedADC1.5-bit子級、5級6-bit流水線ADC的數(shù)字校正算法55

1.5-bitstage

PipelinedADC1.5-bit子級流水線ADC的數(shù)字校正方法（a）1.5-bit子級3級流水線

（b）2-bit子級2級流水線這里以1.5-bit子級、3級4-bit流水線ADC為例，說明其數(shù)字校正的原理56

1.5-bitstage

PipelinedADC1.5-bit子級流水線ADC的數(shù)字校正方法Vin1=-(9/16)VrefVin2=(3/32)VrefVin3=(22/32)Vref57

1.5-bitstage

PipelinedADC1.5-bit子級流水線ADC的數(shù)字校正方法

Vin1=-(9/16)Vref58

1.5-bitstage

PipelinedADC1.5-bit子級流水線ADC的數(shù)字校正方法輸入電壓Vin2-bit子級流水線ADC的變換結(jié)果1.5-bit子級的變換結(jié)果（校正前）1.5-bit子級的變換結(jié)果（校正后-錯位相加）Vin1=-(9/16)VrefD3D2D1D0=0011D11D10=00D21D20=01D31D30=010001+01

0011Vin2=(3/32)VrefD3D2D1D0=1000D11D10=01D21D20=01D31D30=100101+10

1000Vin3=(22/32)VrefD3D2D1D0=1101D11D10=10D21D20=10D31D30=011010+01

1101

1.5-bitstage

PipelinedADC1.5-bit子級流水線ADC的數(shù)字校正方法

按照同樣的方法，可以推導(dǎo)出上圖中的輸入電壓Vin2和Vin3對應(yīng)的變換結(jié)果，如上表所示（請自己練習(xí)推導(dǎo)）。由上表可知，對于1.5-bit子級流水線ADC，只要將其相鄰子級的輸出數(shù)字碼進行錯位相加（該過程稱為數(shù)字校正），即可得到與2-bit子級流水線ADC完全相同的變換結(jié)果。

因此，對于1.5-bit子級流水線ADC，假定各子級的輸出數(shù)字碼在時序上已經(jīng)對齊，在進行數(shù)字校正時，只需將相鄰子級的輸出數(shù)字碼進行錯位相加即可。PipelinedADC的其它技術(shù)—流水線逐次逼近ADC10-bit流水線逐次逼近ADC的電路實例

通過將流水線ADC與逐次逼近ADC相結(jié)合，可形成流水線逐次逼近ADC。在這種ADC中，各子級電路用逐次逼近ADC實現(xiàn)，其余與上述流水線ADC相同。上圖為10-bit有效位流水線逐次逼近ADC的電路實例，該電路采用三級流水線結(jié)構(gòu)，每一級電路的分辨率為4-bit，級間余量電壓放大器的增益為23=8（增益縮減的目的是防止余量電壓發(fā)生溢出）。這種結(jié)構(gòu)充分利用了流水線和逐次逼近ADC各自的優(yōu)點，具有采樣速度快、分辨率高、功耗小以及電路容易實現(xiàn)的特點。614.SuccessiveApproximationRegister-ADC逐次逼近型ADC:SAR-ADCVDA（SAR:SuccessiveApproximationRegister）n-bitDAC是SAR-ADC的核心電路?。∥和⒋鍬西北工業(yè)大學(xué)62

SAR-ADC的動作原理

從最高位開始，依次決定各bit的值對于N-bit的分辨率，完成一次變換（或采樣）所需時間為N個時鐘周期電路結(jié)構(gòu)簡單，低功耗，小面積需要內(nèi)置D/A變換電路可以輸出串行數(shù)據(jù)，便于遠距離傳輸（單線結(jié)構(gòu)）寄存器初始賦值寄存器初始賦值天平稱重原理63

SAR-ADC中的DAC電路結(jié)構(gòu)Binary-weightedCDAC（二進制加權(quán)電容結(jié)構(gòu)）CDAC+RDAC（電容電阻混合結(jié)構(gòu)）Split-CDAC（采用橋電容的分段電容結(jié)構(gòu)）DAC電路是SAR-ADC的核心?。∥和⒋鍬西北工業(yè)大學(xué)64

4.1二進制加權(quán)電容結(jié)構(gòu)DAC魏廷存@西北工業(yè)大學(xué)4-bit

主要由二進制加權(quán)電容陣列（C~8C）、開關(guān)陣列（S0~S3）和比較器（CMP）構(gòu)成。開關(guān)陣列中的開關(guān)切換受數(shù)字控制邏輯電路的控制。另外，CC是補償電容，SC是其控制開關(guān)，SS是接地開關(guān)。該DAC的工作過程可分為三步：采樣、保持和電荷再分配。65魏廷存@西北工業(yè)大學(xué)采樣階段

在電容的上極板X節(jié)點處，存儲了與輸入信號Vin成正比的電荷QX=-16CVin，從而完成了對輸入電壓的采樣。

4.1二進制加權(quán)電容結(jié)構(gòu)DAC

采樣階段：所有電容的下極板接輸入信號Vin、上極板接地。66魏廷存@西北工業(yè)大學(xué)保持階段根據(jù)電荷守恒原理（不考慮電荷泄露問題），節(jié)點X處的電荷應(yīng)與采樣階段相同，即QX

=-16CVin=16CVX，此時節(jié)點X處的電壓就變?yōu)閂X

=-Vin。

4.1二進制加權(quán)電容結(jié)構(gòu)DAC

保持階段：所有電容的下極板接地、上極板接VX。67魏廷存@西北工業(yè)大學(xué)電荷再分配階段（變換階段）

根據(jù)SAR寄存器中的數(shù)據(jù)（D3~D0），分別控制開關(guān)S3~S0的接法，若數(shù)據(jù)Di=1，則將對應(yīng)的電容下極板接VREF，若Di=0，則將其接地。

4.1二進制加權(quán)電容結(jié)構(gòu)DAC

變換階段：所有電容的上極板接VX、下極板依據(jù)Di的值接VREF或接地。68電荷再分配階段（變換階段）CH+CL=16C

QX=-16CVinVX=VDAC-Vin

4.1二進制加權(quán)電容結(jié)構(gòu)DAC69電荷再分配階段（變換階段）VX=VDAC-Vin

由于比較器的輸入信號為VX和0，比較器實質(zhì)上是比較輸入電壓Vin和VDAC的大小。例如，當確定最高位時，初始設(shè)置D3=1、D2=D1=D0=0，由上式可求得VDAC=VREF/2，如果Vin<VREF/2，則VX>0，此時比較器輸出低電平，應(yīng)將D3置為0；相反，如果Vin>VREF/2，則VX<0，此時比較器輸出高電平，應(yīng)保持D3=1不變。按照此逐次逼近算法方法，可依次確定其它位（D2，D1，D0）的值。

4.1二進制加權(quán)電容結(jié)構(gòu)DAC70上述過程依次按照D4

→D3

→D2

→D1的順序逐位進行，直到得到所有數(shù)字信號為止；在這種電荷再分配式ADC中，輸入電壓Vin與一系列逐漸變小的基準電壓的部分值（Vref/2n）相比較；這種運算可以一直進行下去，直到Vref/2n變得比比較器的失調(diào)電壓還要小，或者比最小電容C的失配誤差還要小。這些誤差限制了這種ADC的分辨率；這種ADC的變換速度受到比較器的動作速度以及開關(guān)的RC時間常數(shù)限制。魏廷存@西北工業(yè)大學(xué)電荷再分配階段（變換階段）

4.1二進制加權(quán)電容結(jié)構(gòu)DAC71b1=b3=1b2=b4=0魏廷存@西北工業(yè)大學(xué)電荷再分配階段（變換階段）

4.1二進制加權(quán)電容結(jié)構(gòu)DAC72魏廷存@西北工業(yè)大學(xué)二進制加權(quán)電容結(jié)構(gòu)DAC的缺點

二進制加權(quán)電容結(jié)構(gòu)DAC，共需要N+1個電容，其最大電容為(2N-1C)，最小電容為C。當ADC的分辨率N增加時，所需的電容數(shù)以及最大電容值都急劇增加。這將增加集成電路的設(shè)計難度，這是因為，實現(xiàn)大電容需要占用較大的芯片面積，同時電容值相差越大，電容之間的匹配精度越差。為了克服以上問題，提出了電容電阻混合結(jié)構(gòu)DAC。

4.1二進制加權(quán)電容結(jié)構(gòu)DAC73

4.2電容電阻混合結(jié)構(gòu)DACC–Rcombinationbasedapproach（CDAC+RDAC）魏廷存@西北工業(yè)大學(xué)8-bit

高4-bit（D[7:4]）采用二進制加權(quán)電容DAC、低4-bit（D[3:0]）采用電阻分壓DAC?？梢詼p少電容的數(shù)目以及電容匹配復(fù)雜度，但電阻串中有靜態(tài)電流（功耗）。工作過程也分為三步：采樣、保持和電荷再分配。74

4.2電容電阻混合結(jié)構(gòu)DAC魏廷存@西北工業(yè)大學(xué)8-bit

采樣階段75

4.2電容電阻混合結(jié)構(gòu)DAC魏廷存@西北工業(yè)大學(xué)8-bit根據(jù)電荷守恒原理，節(jié)點X處的電荷應(yīng)與采樣階段相同，即QX=-16CVin=16CVX，此時節(jié)點X處的電壓就變?yōu)閂X=-Vin。保持階段76

4.2電容電阻混合結(jié)構(gòu)DAC魏廷存@西北工業(yè)大學(xué)8-bit首先，從高位到低位依次決定高4-bit：D7~D4。在此期間，VK始終接地（K0閉合），按照前述逐次逼近算法可依次得到高4-bit的變換結(jié)果。變換階段77

4.2電容電阻混合結(jié)構(gòu)DAC魏廷存@西北工業(yè)大學(xué)8-bit然后，決定低4-bit：D3~D0。在決定低4-bit時，高4-bit的值保持不變。在圖中，利用電阻串分壓電路將基準電壓VREF等分為16個子基準電壓，再通過4-16譯碼電路，將D3~D0所對應(yīng)的子基準電壓VK連接到電容C，從而可依次確定低4-bit的數(shù)字碼。變換階段78

4.2電容電阻混合結(jié)構(gòu)DAC魏廷存@西北工業(yè)大學(xué)

顯然，VX=VDAC-Vin。因此，利用比較器甄別輸入電壓Vin和VDAC的大小，即可依次決定各位（D7~D0）的值。79

4.3采用橋電容的分段電容結(jié)構(gòu)DACSplit-CDAC

采用分段電容DAC結(jié)構(gòu)，可顯著減小DAC中的靜態(tài)功耗（無電阻串分壓電路）。另外，由于電容值的分布減小，不僅可提高電容值的匹配精度，而且可減小電容的充放電電流和充放電時間，有利于減小功耗和提高轉(zhuǎn)換速度。該DAC的工作過程也分為三步：采樣、保持和電荷再分配。12-bit魏廷存@西北工業(yè)大學(xué)橋電容80

4.3采用橋電容的分段電容結(jié)構(gòu)DAC

魏廷存@西北工業(yè)大學(xué)81

4.3采用橋電容的分段電容結(jié)構(gòu)DAC保持階段。將開關(guān)SS斷開，并將所有電容（Cb除外）的下極板均接地。根據(jù)電荷守恒原理，節(jié)點X處的電荷應(yīng)與采樣階段相同，即QX=-64CVin=64CVX，此時節(jié)點X處的電壓就變?yōu)閂X=-Vin。魏廷存@西北工業(yè)大學(xué)82

4.3采用橋電容的分段電容結(jié)構(gòu)DAC

魏廷存@西北工業(yè)大學(xué)轉(zhuǎn)換階段的等效電路83

4.3采用橋電容的分段電容結(jié)構(gòu)DAC魏廷存@西北工業(yè)大學(xué)轉(zhuǎn)換階段的戴維南等效電路

84復(fù)位信號積分型ADC的數(shù)據(jù)轉(zhuǎn)換過程分為2個階段，即積分電容C的充電階段和放電階段，這種結(jié)構(gòu)也稱為雙斜坡（Dual-slop）積分結(jié)構(gòu)。在積分電容的充電階段，積分器的輸入端接到輸入模擬電壓（-Vin），且復(fù)位開關(guān)S2打開。此時，積分器的輸出電壓Vx從0開始直線上升，假定充電階段的時長為T1，則充電階段結(jié)束時，Vx的值為：

5.IntegratingADC（積分式ADC）85

IntegratingADC

在積分電容的放電階段，積分器的輸入端接到基準電壓（VREF），復(fù)位開關(guān)S2仍然處于打開狀態(tài)。此時，積分器的輸出電壓Vx從Vx(T1)開始直線下降，其下降斜率為常數(shù)（-VREF/RC），與輸入電壓的大小無關(guān)。與此同時，邏輯控制電路中的計數(shù)器（Counter）開始計數(shù)，當Vx下降到0時，比較器的輸出信號發(fā)生翻轉(zhuǎn)，控制計數(shù)器停止計數(shù)，放電階段結(jié)束。假定放電階段的時長為T2，則

假設(shè)計數(shù)器的時鐘信號（Clock）的頻率為fclk（Tclk=1/fclk），將充電階段的時長T1設(shè)定為固定值，即T1=2N×Tclk，其中N為ADC的分辨率。如果放電階段的時長T2=k×Tclk，則由上式可得：k即為ADC的數(shù)字輸出結(jié)果。86

IntegratingADC魏廷存@西北工業(yè)大學(xué)在積分型ADC中，輸入電壓越大，充電階段結(jié)束時積分器的輸出電壓越高，則放電階段所需的時間就越長。另外，為了使積分器能夠進行正、反兩個方向的積分，要求加到積分器的基準電壓和待轉(zhuǎn)換模擬電壓的極性相反。當一個模擬輸入電壓的轉(zhuǎn)換結(jié)束后，將復(fù)位開關(guān)S2閉合，直到下一個新的數(shù)據(jù)轉(zhuǎn)換開始。沙漏87

IntegratingADC魏廷存@西北工業(yè)大學(xué)積分型ADC的優(yōu)點是：高分辨率（可達20-bit以上）、高線性度、電路簡單易于實現(xiàn)、以及低功耗。缺點是:數(shù)據(jù)轉(zhuǎn)換速度很低。當Vin=VREF時轉(zhuǎn)換速度最低，此時需要的轉(zhuǎn)換時間為2T1=2N+1×Tclk，即需要2N+1個時鐘信號周期。例如，如果分辨率N=16-bit，時鐘信號的頻率為1MHz（Tclk=10-6s），則完成一次數(shù)據(jù)轉(zhuǎn)換過程需要131ms。因此，積分型ADC不適用于高速信號處理的場合，通常用于直流電壓的檢測和轉(zhuǎn)換，例如數(shù)字萬用表等需要高精度測量的儀表以及CMOS圖像傳感器（CIS）等領(lǐng)域。88

6.威爾金森ADC（WilkinsonADC）魏廷存@西北工業(yè)大學(xué)

由斜坡電壓生成器（積分器）、比較器、計數(shù)器和寄存器組成。工作周期分為數(shù)據(jù)轉(zhuǎn)換階段和復(fù)位階段。89

6.威爾金森ADC（WilkinsonADC）魏廷存@西北工業(yè)大學(xué)當復(fù)位開關(guān)S斷開時，進入數(shù)據(jù)轉(zhuǎn)換階段，此時斜坡電壓生成器的輸出電壓Vramp直線上升，與此同時，計數(shù)器（Counter）開始計數(shù)。當斜坡電壓Vramp超過輸入電壓Vin時，比較器的輸出信號Hit發(fā)生向上跳變，控制計數(shù)器停止計數(shù)，同時將計數(shù)器的數(shù)據(jù)存入到寄存器（Register）中。至此，即完成了對一個輸入模擬電壓的轉(zhuǎn)換。接著，進入復(fù)位階段，此時將復(fù)位開關(guān)S閉合，電容開始放電，Vramp電壓直線下降，當Vramp<Vin時，比較器的輸出信號Hit發(fā)生向下跳變（復(fù)位），最后當Vramp電壓下降到0時，復(fù)位周期結(jié)束。威爾金森ADC的分辨率與工作時鐘Clk的頻率fclk有關(guān)，時鐘頻率fclk越高（時鐘周期Tclk越?。珹DC的分辨率越高。90

6.威爾金森ADC（WilkinsonADC）魏廷存@西北工業(yè)大學(xué)91

6.威爾金森ADC（WilkinsonADC）魏廷存@西北工業(yè)大學(xué)威爾金森ADC具有電路結(jié)構(gòu)簡單、功耗小和易于實現(xiàn)多通道擴展的優(yōu)點。對于多通道模擬輸入系統(tǒng)，斜坡電壓生成器和計數(shù)器可以被所有通道共用，每個通道只需包含一個比較器和寄存器即可。威爾金森ADC的轉(zhuǎn)換速度與輸入信號的大小以及時鐘頻率fclk有關(guān)，屬于低速ADC。92語音信號處理系統(tǒng)

聲音→ADC→DSP→

DAC

→聲音液晶等圖像顯示驅(qū)動系統(tǒng)

數(shù)字圖像信號→顯示用驅(qū)動模擬信號其它：機械運動（步進電機）等ADC

（例如流水線ADC、SAR-ADC等）中實現(xiàn)初步的變換結(jié)果在混合信號集成電路中，實現(xiàn)可調(diào)節(jié)基準電壓（可編程調(diào)節(jié)電路）。例如，比較器的閾值電壓調(diào)節(jié)、ADC的基準電壓調(diào)節(jié)。

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的應(yīng)用領(lǐng)域93

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的性能指標DAC的功能是將輸入的N-bit數(shù)字信號轉(zhuǎn)換為相應(yīng)的模擬電壓信號，其性能參數(shù)包括分辨率、轉(zhuǎn)換速度、變換誤差（變換精度）、輸出電壓范圍、功耗以及電路面積等。

對于分辨率為N-bit的DAC，其模擬輸出電壓Vout與數(shù)字輸入數(shù)據(jù)之間的關(guān)系可表示為：

其中，VREF為基準電壓（最大輸出電壓），DN，DN-1，…，D1為N-bit數(shù)字輸入數(shù)據(jù)（DN為MSB，D1為LSB）。顯然，基準電壓VREF被等分成了2??份，即模擬輸出電壓的最小變化量為????????/2??，DAC的LSB電壓定義為：

94

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的性能指標理想3-bitDAC的轉(zhuǎn)換曲線95

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的性能指標DAC的轉(zhuǎn)換速度：每秒鐘內(nèi)DAC轉(zhuǎn)換的次數(shù)，其單位通常用Sampling/sec(S/s)或sps（samplingpersecond）表示。DAC的轉(zhuǎn)換速度是由其建立時間決定的。當輸入的N-bit數(shù)字信號由全0突然跳變?yōu)槿?時，輸出電壓最終穩(wěn)定在VREF±0.5LSB范圍內(nèi)所需的時間稱為建立時間，它是DAC的最大響應(yīng)時間，所以可用它衡量轉(zhuǎn)換速度的快慢。

對于實際的DAC，由于受到電路中各種非理想因素的影響，其輸入-輸出特性偏離理想曲線，轉(zhuǎn)換精度達不到1LSB，即實際DAC的有效位數(shù)小于分辨率N-bit。96

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的靜態(tài)誤差DAC的靜態(tài)誤差主要評價DAC的實際特性偏離理想值的程度。靜態(tài)誤差包括微分非線性誤差、積分非線性誤差、失調(diào)誤差和增益誤差。

97

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的INL

98

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的失調(diào)誤差2）失調(diào)誤差：失調(diào)誤差（offseterror）指的是，輸入數(shù)字信號為0時實際輸出模擬電壓與其理想值之間的差值。對于理想的DAC，失調(diào)誤差為零。99

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的增益誤差2）增益誤差：DAC的增益誤差（gainerror）指的是，當失調(diào)誤差被校準后，輸入數(shù)字信號為最大值時，實際輸出模擬電壓與其理想值之間的差值。對于理想的DAC，增益誤差為零。100

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的動態(tài)誤差

DAC的動態(tài)誤差主要是基于輸出信號的頻譜特性評價DAC的轉(zhuǎn)換精度。動態(tài)誤差包括信噪比、無雜散動態(tài)范圍、總諧波失真、信號與噪聲和總諧波失真比以及有效位數(shù)等。101

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的動態(tài)誤差

102

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的動態(tài)誤差

103

10.3DAC的應(yīng)用與性能指標魏廷存@西北工業(yè)大學(xué)DAC的動態(tài)誤差

4.信號與噪聲和總諧波失真比（SNDR）信號與噪聲和總諧波失真比（SNDR）是在SNR的基礎(chǔ)上，考慮了輸出信號中所有高次諧波分量的功率。SNDR是信號功率與噪聲基底功率和所有高次諧波分量功率之和的比值：104電阻型DAC：梯形電阻網(wǎng)絡(luò)DAC（ResistorString）二進制加權(quán)電阻網(wǎng)絡(luò)DACR-2R梯形電阻網(wǎng)絡(luò)DAC電流源型