《電子系統(tǒng)集成設(shè)計(jì)導(dǎo)論》課件第2章

2.1IC工藝牽動(dòng)設(shè)計(jì)2.2MOS晶體管與連線2.3線路、版圖與掩模2.4VLSI加工流程2.5IC測(cè)試與故障課程設(shè)計(jì)習(xí)題第2章IC版圖、制造與測(cè)試

2.1IC工藝牽動(dòng)設(shè)計(jì)

2.1.1VLSI工藝回顧

1947年，美國(guó)貝爾實(shí)驗(yàn)室發(fā)明了晶體管。1949年Schockley揭示出結(jié)型晶體管的工作原理，奠定了雙極器件發(fā)展的理論基礎(chǔ)。在誕生了第一塊雙極集成電路的幾年以后，美國(guó)仙童公司于1962年首家推出TTL(Transistor-TransistorLogic)系列器件，在速度和驅(qū)動(dòng)能力方面表現(xiàn)出明顯的優(yōu)點(diǎn)。1974年，ECL(Emitter-CoupledLogic)系列集成電路問(wèn)世，成為速度最快的一種集成電路。盡管TTL/ECL雙極系列集成電路具有速度快的特點(diǎn)，但也表現(xiàn)出一個(gè)突出的缺點(diǎn)，即功耗大，難以實(shí)現(xiàn)更大規(guī)模的集成。

20世紀(jì)70年代初期，隨著科學(xué)技術(shù)的進(jìn)步，解決了一系列工藝技術(shù)問(wèn)題以后，MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor)晶體管異軍突起，MOS集成電路得到了飛速的發(fā)展。MOS晶體管本身尺寸較小，而且在實(shí)現(xiàn)同一種基本電路功能時(shí)，MOS器件結(jié)構(gòu)比雙極器件結(jié)構(gòu)簡(jiǎn)單得多。例如，一個(gè)MOS晶體管就可以起到一個(gè)動(dòng)態(tài)存儲(chǔ)器單元的作用。因此，采用MOS工藝制造的集成電路可以得到比雙極結(jié)構(gòu)高得多的集成度。在MOS工藝基礎(chǔ)上發(fā)展的CMOS結(jié)構(gòu)器件更表現(xiàn)出功耗低的突出優(yōu)點(diǎn)。隨著工藝技術(shù)的改進(jìn)，CMOS集成電路的速度也不斷得到改進(jìn)，已接近雙極集成電路的水平。而且，作為評(píng)價(jià)電路性能優(yōu)劣的主要指標(biāo)，CMOS電路的速度功耗乘積明顯優(yōu)于雙極型電路。因此目前在ASIC領(lǐng)域，特別是在數(shù)字ASIC領(lǐng)域，CMOS已經(jīng)無(wú)可替代地占據(jù)了統(tǒng)治地位。以CMOS工藝為基礎(chǔ)發(fā)展出的BiCMOS(Bipolar-CMOS)工藝，同時(shí)兼容雙極和CMOS工藝，滿足了模擬和數(shù)/?；旌项愋虯SIC器件的要求。在射頻和微波范圍，GaAs(GalliumArsenide，砷化鎵)工藝技術(shù)比常規(guī)硅工藝顯示出明顯的優(yōu)勢(shì)。GaAs工藝技術(shù)的研究開(kāi)始于1952年，我國(guó)于1960年開(kāi)始跟蹤研究。目前，我國(guó)是世界上少數(shù)幾個(gè)掌握砷化鎵單晶制造技術(shù)的國(guó)家之一。由于GaAs材料中電子遷移率比硅中的大得多，GaAs器件可以工作在幾十個(gè)吉赫(GHz)的頻率上，它是目前器件開(kāi)關(guān)速度最快的半導(dǎo)體工藝。隨著手機(jī)和寬帶光通信的迫切需要，它正受到人們的高度重視。其缺點(diǎn)是功耗更大，單級(jí)門功耗可達(dá)幾個(gè)毫瓦；工藝技術(shù)也不如硅器件工藝那樣成熟。

此外，還有一種很有發(fā)展前途的硅鍺(SiGe，Silicon-Germanium)工藝，最高工作頻率可以在100GHz以上。

1．ASIC主要工藝

綜上所述，目前適用于ASIC的工藝主要有下述五種。

1)?CMOS工藝

CMOS工藝屬單極工藝，主要靠少數(shù)載流子工作。其特點(diǎn)是功耗低，集成度高。

2)?TTL/ECL工藝

TTL/ECL工藝屬雙極工藝，多子和少子均參與導(dǎo)電。其突出的優(yōu)點(diǎn)是工作速度快，但是工藝相對(duì)復(fù)雜。

3)?BiCMOS工藝

這是一種同時(shí)兼容雙極和CMOS的工藝。它適用于工作速度和驅(qū)動(dòng)能力要求較高的場(chǎng)合，例如模擬/高頻類型的ASIC。

4)?GaAs工藝

通常將它用于微波和射頻頻段的器件制作。目前不如硅工藝那樣成熟。

5)?SiGe工藝

GaAs工藝極有可能被SiGe工藝取代。目前世界上已經(jīng)有了幾十條SiGe工藝線。硅鍺工藝可以實(shí)現(xiàn)雙極、CMOS或者BiCMOS設(shè)計(jì)。

2．VLSI工藝分類

CMOS制造工藝進(jìn)展是以能夠加工的半導(dǎo)體層最細(xì)線條寬度為特征尺寸作為標(biāo)志的。VLSICMOS工藝可以分為以下幾種。

1)微米級(jí)(M(Micron)，10-6m)

1.0μm以上，系統(tǒng)時(shí)鐘頻率在40MHz以下，集成度規(guī)模在20萬(wàn)門/單片以下。

2)亞微米級(jí)(SM)

0.6μm左右，時(shí)鐘頻率在100MHz以下，集成度規(guī)模在50萬(wàn)門/單片以下。

上述兩種工藝非常適合于采用門陣列和標(biāo)準(zhǔn)單元一類的半定制設(shè)計(jì)。

3)深亞微米級(jí)(DSM)

0.35μm以下，時(shí)鐘頻率在100MHz以上，集成度規(guī)模在100萬(wàn)門/單片以上。

4)超深亞微米級(jí)(VDSM)

0.18μm以下，時(shí)鐘頻率在200MHz以上，集成度規(guī)模在500萬(wàn)門/單片以上。

5)納米級(jí)(N(Nano)，10-9m)

90nm、45nm以下的工藝，時(shí)鐘頻率在1GHz以上，集成度規(guī)模在1億門/單片以上。

人們從被加工硅圓片的尺寸出發(fā)，又將制造分成直徑為4英寸、6英寸、8英寸、12英寸等幾種工藝。

目前，這些CMOS工藝是同時(shí)存在的，設(shè)計(jì)師需要根據(jù)ASIC應(yīng)用的要求，選擇合適的制造工藝進(jìn)行有針對(duì)性的設(shè)計(jì)。

3．深亞微米工藝特點(diǎn)

目前，國(guó)內(nèi)超深亞微米的0.18μm工藝已經(jīng)成熟，0.13μm工藝也漸趨成熟，開(kāi)始步入批量生產(chǎn)階段。深亞微米工藝的主要優(yōu)點(diǎn)如下。

1)面積(Size)縮小

晶體管尺寸的減小使得芯片面積相應(yīng)減小，集成度隨之得到很大提高。例如，采用0.13μm工藝生產(chǎn)的ASIC，其芯片尺寸比采用0.18μm工藝的同類產(chǎn)品小50%。

2)速度(Speed)提高

寄生電容的減小使得器件速度進(jìn)一步提高。目前采用0.13μm工藝已生產(chǎn)出主頻超過(guò)1GHz的微處理器。一般的片上系統(tǒng)時(shí)鐘頻率則可以工作在100MHz以上。

3)功耗(PowerConsumption)降低

例如，采用0.13μm工藝生產(chǎn)的微處理器，其功耗比采用0.18μm工藝的產(chǎn)品要低40%，而性能卻提高了20%。

由于深亞微米工藝具有集成度高、速度高、功耗低、成本低等優(yōu)點(diǎn)，因此特別適用于電子系統(tǒng)集成SOC設(shè)計(jì)。但是，深亞微米的互連線分布參數(shù)的影響隨著集成度的提高也越來(lái)越突出，線延遲對(duì)電路的影響可能超過(guò)門延遲的影響，而成為主要因素，并極大地制約著前端設(shè)計(jì)的概念和過(guò)程。

4．選擇工藝的依據(jù)

根據(jù)用戶和設(shè)計(jì)的需要，一般從下述幾方面選用合適的IC工藝類型。

1)集成度和功耗

如果對(duì)集成度和功耗有較高的要求，合適線寬的CMOS工藝是最佳選擇。

2)速度(門傳播延遲)

TTL和ECL工藝適合于對(duì)速度要求較高的ASIC。對(duì)速度要求特別高的微波應(yīng)用場(chǎng)合，則必須選擇細(xì)線寬的GaAs/SiGe工藝。

3)驅(qū)動(dòng)能力

幾種工藝中，TTL/ECL的驅(qū)動(dòng)能力最強(qiáng)。

4)成本造價(jià)

相對(duì)來(lái)說(shuō)，CMOS工藝為系統(tǒng)設(shè)計(jì)的首選工藝。對(duì)于模擬/射頻類型的ASIC，則需要選用相對(duì)復(fù)雜的硅鍺BiCMOS工藝。有文獻(xiàn)指出，芯片的成本與芯片面積的四次方成正比。2.1.2制造影響設(shè)計(jì)

先進(jìn)的芯片制造技術(shù)引導(dǎo)并制約著芯片的設(shè)計(jì)技術(shù)，其影響有以下幾個(gè)方面。

1．?dāng)U寬了設(shè)計(jì)的技術(shù)空間

(1)?0.18μm以下的CMOS/BiCMOS技術(shù)使得研制高速信號(hào)信息處理器更加便利。

(2)單片集成度和復(fù)雜度提高。目前單片規(guī)模已經(jīng)高達(dá)1億門/單片左右，為研究ALU、多通道等系統(tǒng)級(jí)設(shè)計(jì)提供了必備的前提條件。

(3)對(duì)于DSP一類的芯片，允許內(nèi)置超過(guò)256K字節(jié)的RAM，這對(duì)于許多信號(hào)處理器的設(shè)計(jì)非常必要。

(4)雖然速度和功耗始終是一對(duì)矛盾，但是如果能采用較低的2.5V供電，則可以使功耗顯著降低，且性能改善。

(5)六層以上金屬互連等技術(shù)進(jìn)入實(shí)用階段，致使芯片可以做得更小。

(6)封裝技術(shù)使得引腳數(shù)可以大于500，可以采用PLCC、PQFP、CPGA、PPGA和BGA等多種封裝形式。

(7)多芯片模塊設(shè)計(jì)與封裝技術(shù)使片間互連縮短，系統(tǒng)設(shè)計(jì)時(shí)可以考慮采用。

(8)高效測(cè)試技術(shù)的不斷突破，降低了芯片和系統(tǒng)測(cè)試的成本。

2.提高了對(duì)設(shè)計(jì)的要求

(1)系統(tǒng)時(shí)鐘的工作頻率經(jīng)常要求大于200MHz，需要注意改善時(shí)序設(shè)計(jì)。

(2)為了能在RF信號(hào)環(huán)境下工作，需要考慮信號(hào)完整性問(wèn)題，包括傳輸線阻抗匹配和互連線間串?dāng)_等問(wèn)題。

(3)需要不斷改善功能模擬時(shí)的逼真精度，特別是布線后仿真、后分析的精度要高。

(4)同時(shí)有256個(gè)，甚至越來(lái)越多的輸入/輸出測(cè)試端口。測(cè)試中首先考慮以0/1為主的故障，其主要目的是考核制造正確性。

要求設(shè)計(jì)師懂得測(cè)試需求、測(cè)試分析和可測(cè)性設(shè)計(jì)技術(shù)。在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)時(shí)同時(shí)加入DFT設(shè)計(jì)。

(5)需要解決大于10～50W的芯片功耗和散熱問(wèn)題，熱分析與熱設(shè)計(jì)需要貫穿設(shè)計(jì)的各個(gè)層次，包括優(yōu)化電路拓?fù)浣Y(jié)構(gòu)和改進(jìn)封裝。

3．促成了新的設(shè)計(jì)理念

(1)在設(shè)計(jì)一個(gè)新型系統(tǒng)與芯片時(shí)，總體方案與結(jié)構(gòu)設(shè)計(jì)比電路設(shè)計(jì)更費(fèi)時(shí)。

(2)對(duì)于系統(tǒng)設(shè)計(jì)師而言，芯片的物理設(shè)計(jì)和工藝環(huán)境參數(shù)離芯片電路的設(shè)計(jì)者更近。

(3)由于線延遲變大，在芯片布局布線時(shí)可以采用時(shí)序驅(qū)動(dòng)和密度/復(fù)雜度驅(qū)動(dòng)，甚至在頂層設(shè)計(jì)時(shí)就需要提前考慮布局布線。

(4)在完成芯片內(nèi)各獨(dú)立模塊的設(shè)計(jì)之后，完成全芯片的調(diào)試聯(lián)調(diào)比總體設(shè)計(jì)還要費(fèi)時(shí)。

(5)需要縮短系統(tǒng)及芯片的設(shè)計(jì)與制造、系統(tǒng)制造與聯(lián)試的反饋周期，以便盡快找出錯(cuò)誤并改進(jìn)系統(tǒng)及芯片設(shè)計(jì)。

2.2MOS晶體管與連線

2.2.1MOS晶體管結(jié)構(gòu)

N型MOS晶體管的結(jié)構(gòu)如圖2-1所示。它在P型(多空穴，用三價(jià)元素去對(duì)單晶硅摻雜，例如硼)襯底的基礎(chǔ)上制造。N+型(多電子，五價(jià)元素?fù)诫s，例如磷)線條被多晶(Polysilicon)線條遮擋就形成晶體管。遮擋部分就成為N溝道，N溝道本身仍然是P型襯底材料。圖2-1N型MOS晶體管的結(jié)構(gòu)圖

NMOS晶體管的頂視圖和側(cè)視圖如圖2-2所示。

1957年人們發(fā)現(xiàn)SiO2具有良好的隔離作用，這是成就后來(lái)硅平面工藝的前提條件。溝道上面的二氧化硅稱為柵氧(Gate-oxide)，除了溝道之外的其他氧化物稱之為場(chǎng)氧(Field-oxide)，柵氧比場(chǎng)氧薄得多，這也是晶體管能正常工作的關(guān)鍵。

當(dāng)柵極電壓為零時(shí)，無(wú)溝道電流；當(dāng)柵極電壓上升超過(guò)閾值電壓VT時(shí)，受其吸引的少數(shù)載流子(電子)足以形成反相層，從而導(dǎo)電。長(zhǎng)度L的方向就是導(dǎo)電溝道電流方向，電流大小與寬/長(zhǎng)比(W/L)成正比。

表示MOS晶體管的符號(hào)有多種，三種較典型表示法如圖2-3所示。圖2-2NMOS晶體管的頂視圖和側(cè)視圖圖2-3MOS晶體管的符號(hào)第四極襯底端一般不畫(huà)，通常情況下，NMOS襯底端接地Gnd；PMOS襯底端接高電位VDD。

P型襯上可直接制作NMOS管；同樣在P型襯上制作N阱后就可再作PMOS管。

目前仍然有采用N阱的廠家，但是比較好的還是后面介紹的雙阱工藝。

圖例中的溝道長(zhǎng)度L，是加工時(shí)最細(xì)的線寬尺寸，也就是特征尺寸，它代表了加工設(shè)備所能達(dá)到的精度。所謂5μm或0.25μm，表示出不同的工藝水平。一種比較習(xí)慣的做法是將設(shè)計(jì)時(shí)用的λ大致設(shè)為最小晶體管尺寸的一半。例如，對(duì)于0.5μm工藝，它的最小晶體管尺寸為0.5μm，此時(shí)設(shè)λ=0.25μm。對(duì)于MOS管而言，當(dāng)零偏壓時(shí)截止的器件為增強(qiáng)型；零偏壓已導(dǎo)通的器件為耗盡型。

為了制造出耗盡型器件，需要先進(jìn)行離子注入以形成薄層導(dǎo)電通道。目前的MOS晶體管以增強(qiáng)型為主。2.2.2CMOS結(jié)構(gòu)

CMOS全互補(bǔ)型靜態(tài)電路如圖2-4所示，它至少由兩個(gè)MOS晶體管組成，成對(duì)出現(xiàn)的MOS管可以構(gòu)成各種與/或/非門電路。

CMOS電路結(jié)構(gòu)的優(yōu)點(diǎn)是：由于兩個(gè)晶體管導(dǎo)通和截止的互補(bǔ)設(shè)計(jì)，在正常狀態(tài)下總有一個(gè)晶體管截止，因此理論上的靜態(tài)功耗幾乎為零。圖2-4CMOS全互補(bǔ)型靜態(tài)電路2.2.3連線和連接孔

在集成電路圖形版圖中，除了晶體管器件外，主要的圖形就是互連線?；ミB線包括金屬線和半導(dǎo)體線。連線除了完成連接功能外，也可以人為地用來(lái)制作電容、電阻。當(dāng)然，事物具有兩重性，由互連線本身造成的分布電容和電阻常常是有害的，需要認(rèn)真消除。在IC芯片的各工藝層之間采用SiO2實(shí)現(xiàn)絕緣；通過(guò)連接孔實(shí)現(xiàn)連接。連接孔有過(guò)孔和接觸孔兩種：過(guò)孔(Via，又稱通孔)就是把SiO2清除形成一個(gè)窗口，再用金屬灌孔穿透絕緣層，實(shí)現(xiàn)金屬與金屬的連接。金屬與半導(dǎo)體之間的連接采用接觸孔(Contact，又稱歐姆洞)。電源線一定是采用金屬線，其他信號(hào)線可以是金屬，也可以是多晶硅或擴(kuò)散層線。各種線都有電流額定值，不得超過(guò)。因?yàn)槎嗑Ч韬蛿U(kuò)散線只是用來(lái)傳送信號(hào)，設(shè)計(jì)時(shí)不必過(guò)多考慮。電源線則應(yīng)考慮電流負(fù)荷和電遷徙問(wèn)題。

1．分布電容

對(duì)于互連線，需要特別注意的問(wèn)題是分布參數(shù)。連線、連接孔和晶體管都會(huì)引入寄生分布參數(shù)。其中片內(nèi)的電感問(wèn)題不太嚴(yán)重，只是在封裝中影響較大。片內(nèi)互連線的主要分布參數(shù)是指電容和電阻。

分布電容可粗略分為結(jié)電容和平板電容兩種。由擴(kuò)散區(qū)和阱或襯底之間PN結(jié)構(gòu)成的電容稱為PN結(jié)擴(kuò)散電容。多晶硅和金屬線形成平板電容(Parallel-plate)。

因?yàn)槠桨咫娙菁僭O(shè)多晶硅和金屬線為無(wú)窮大的平行板，為了考慮電場(chǎng)在邊緣處的邊界效應(yīng)，增加計(jì)算邊緣電容/單位周長(zhǎng)一項(xiàng)，即邊沿(Fringing)電容。信號(hào)線間可以構(gòu)成平板電容，線和襯底之間也可以構(gòu)成平板電容，其中間的絕緣層就是SiO2。當(dāng)金屬層數(shù)增多時(shí)，線間電容占主導(dǎo)地位，襯底電容次之。

金屬線間電容值的數(shù)量級(jí)典型值如下：

金屬1(是離半導(dǎo)體層最近的一層金屬層)與金屬2之間為

0.3fF/cm2(f(femto),飛，10-15)；

金屬1與金屬3之間為0.3fF/cm2。

同一層的金屬之間是由側(cè)邊的“高墻”相向形成的，一般手冊(cè)中給出最小間距時(shí)的電容值。當(dāng)線間距x變大時(shí)，電容量以1/x的比例下降。分布電容很小，其常用計(jì)量單位為×F(×法拉)，其中×的含義和縮寫為

m μ n p f a

毫 微 納 皮 飛 阿

10-3 10-6 10-9 10-12 10-15 10-18

2．線電阻

線電阻的計(jì)算是以歐姆/方塊(Ω/□)為計(jì)量單位，而不是Ω/μm2，因?yàn)?μm2的線電阻阻值與1cm2的線電阻阻值是相等的?！醯膫€(gè)數(shù)計(jì)算方法是“長(zhǎng)除以寬”，即L/W，它等效于串在一起的方塊個(gè)數(shù)。以某0.5μm工藝為例，典型情況如下：

多晶硅的方塊電阻為4Ω/□，對(duì)應(yīng)的線電阻的歐姆值則為4

方塊數(shù)(即L/W值)；

N+擴(kuò)散區(qū)的方塊電阻為2Ω/□，對(duì)應(yīng)的線電阻則為2

方塊數(shù)(即L/W值)；

P+擴(kuò)散區(qū)的方塊電阻比多晶硅大；

拐彎處的方塊電阻按減半計(jì)算；

金屬1、2、3的方塊電阻分別為0.08、0.07、0.03Ω/□。

3．連接孔

金屬1與金屬2間的過(guò)孔電阻一般小于0.5Ω/□；

金屬與多晶硅間的接觸孔電阻一般為2.5Ω/□左右。

一般的版圖電路設(shè)計(jì)可以不考慮連接孔引起的問(wèn)題，但是在電流通路中應(yīng)盡量避免使用過(guò)孔，因?yàn)槲覀兿ＭM量降低通路電阻值。

4．電遷徙

電遷徙(Electromigration—MetalMigration)是指在電壓梯度的作用下，電子在金屬線內(nèi)漂移，并與金屬微粒碰撞。當(dāng)電流密度較大，即能量足夠大時(shí)，碰撞將使金屬微粒位移。

這里，定義的平均出故障時(shí)間(MTF，MeanTimetoFailure)是指由于電遷徙導(dǎo)致的金屬線從工作到出故障時(shí)間的統(tǒng)計(jì)量平均值，且有經(jīng)驗(yàn)公式

MTF∝j-neQ/kT

其中：j是金屬線電流密度；n是1～3的常數(shù)；Q是金屬線激活能量閾值，約為-0.5eV。簡(jiǎn)單說(shuō)，電流密度越大金屬線越容易壞。此外，能量閾值越大，金屬線越不容易壞。

在數(shù)字電路規(guī)模不大的時(shí)候，電遷徙問(wèn)題并不嚴(yán)重。隨著設(shè)計(jì)規(guī)模的變大，要特別注意設(shè)計(jì)好電源線的寬度，以確保芯片嵌入系統(tǒng)后能可靠地工作而不至因電源線寬度不夠?qū)е率?。典型的MTF值應(yīng)該設(shè)計(jì)成大于106小時(shí)(≥110年)。

2.3線路、版圖與掩模

2.3.1IC版圖對(duì)應(yīng)于電子線路

在制造芯片時(shí)，用于光刻的工藝幾何圖形集合對(duì)應(yīng)的就是電路的版圖(Layout)。下面，我們進(jìn)一步從版圖回朔到電子線路。為了便于理解電子線路和版圖間的關(guān)系，這里以二輸入與非門為例給出不同的表現(xiàn)形式。圖2-5(a)為版圖，圖2-5(b)為線路圖，圖2-5(c)為形式經(jīng)過(guò)整理的線路圖，圖2-5(d)為電路符號(hào)。而真正的設(shè)計(jì)過(guò)程是從線路到版圖。采用圓形圖形將會(huì)使得制版光刻比較困難，所以版圖中采用方孔作歐姆洞，其他五層的名稱見(jiàn)圖例說(shuō)明。與非門也可以接成反相器用，但是與直接設(shè)計(jì)成的反相器相比，其性能是不同的。以前，我們習(xí)慣于用分離的小規(guī)模器件，例如用單獨(dú)的與非門等組裝成PCB板級(jí)電路?，F(xiàn)在，這些器件已經(jīng)成為ASIC芯片內(nèi)某部分電路模塊，占據(jù)ASIC版圖中的某塊面積。原先PCB級(jí)別上的宏觀互連線，現(xiàn)在成為ASIC芯片內(nèi)部的微觀互連線。因此，整個(gè)一塊PCB板級(jí)電路完全可以經(jīng)過(guò)重新設(shè)計(jì)后裝入一個(gè)新的ASIC芯片內(nèi)。

版圖設(shè)計(jì)中除了要考慮要正常的晶體管級(jí)設(shè)計(jì)以外，最值得注意的就是寄生分布參數(shù)(包括電容和電阻)，甚至寄生晶體管，它們是設(shè)計(jì)正常晶體管和連線的必然副產(chǎn)品。圖2-5

與非門從版圖到電子線路的對(duì)應(yīng)2.3.2設(shè)計(jì)制造的紐帶——掩模

作為正向ASIC設(shè)計(jì)者，首先要設(shè)計(jì)出芯片的電路圖。至于版圖(或者棒形圖)的設(shè)計(jì)與否，有以下幾種情況。

通常，ASIC設(shè)計(jì)可粗略分為全定制和半定制兩大類。全定制就是全部版圖由設(shè)計(jì)師給出，例如圖2-5所示的版圖。用戶完成設(shè)計(jì)后，只要交付版圖數(shù)據(jù)，如CIF格式(美國(guó)加州理工學(xué)院集成電路版圖數(shù)據(jù)交換格式)的軟盤、U盤或網(wǎng)上傳送即可。

半定制有標(biāo)準(zhǔn)單元(SCBIC，StandardCellBasedIC)和門陣列(MGA，MaskedGateArray)兩種。門陣列是由大量同種基本門單元組成的陣列母片。它是半定制的一種主要形式，設(shè)計(jì)、制造間主要的接口形式是電路網(wǎng)表。如果采用這種形式設(shè)計(jì)，設(shè)計(jì)師只需要給制造方提交網(wǎng)表。由制造方根據(jù)電路網(wǎng)表再設(shè)計(jì)金屬布線用的掩模(Mask)版圖形。目前，0.18μm工藝下的250萬(wàn)門母片仍然允許采用提交網(wǎng)表的形式進(jìn)行設(shè)計(jì)、制造交接。

對(duì)于采用標(biāo)準(zhǔn)單元法形式完成的設(shè)計(jì)，在交付制造時(shí)可以提供網(wǎng)表，但最后還是要完成版圖的布局布線設(shè)計(jì)。對(duì)于這種版圖中的標(biāo)準(zhǔn)單元，系統(tǒng)集成設(shè)計(jì)師只需知道它的電性能和外部尺寸，至于每一個(gè)標(biāo)準(zhǔn)單元的內(nèi)部結(jié)構(gòu)可以不去過(guò)問(wèn)。針對(duì)上面的不同制造接口，設(shè)計(jì)師的主要任務(wù)是完成芯片的電路設(shè)計(jì)，并完成一定的版圖設(shè)計(jì)工作。接著可以由MOSIS設(shè)計(jì)制造服務(wù)部門負(fù)責(zé)將各個(gè)版圖拼接為一個(gè)大的硅圓片版圖。最后，由ASIC制造廠商的標(biāo)準(zhǔn)加工線根據(jù)版圖的不同層，制作成許多塊掩模版用于光刻和工藝加工。制造商能夠用同一種工藝制造出任意多品種的IC，其要領(lǐng)就在于制作控制不同工藝的各種不同圖形的掩模。掩模圖形發(fā)生器根據(jù)版圖的不同層進(jìn)行掩模制作。對(duì)掩模的基本要求是：

(1)掩模版圖形必須準(zhǔn)確，無(wú)畸變。

(2)掩模版的缺陷要少。

(3)各層掩模版間必須互相套準(zhǔn)。例如，在某種工藝下要求套刻精度≤0.1μm。

版圖的作用是用來(lái)指導(dǎo)工藝用掩模版的制作。全定制、半定制芯片的制造都離不開(kāi)掩模版的制作。全定制和標(biāo)準(zhǔn)單元半定制都需要設(shè)計(jì)師更多地參與版圖設(shè)計(jì)。

2.4VLSI加工流程

2.4.1IC制造工序

以N阱CMOS工藝為例，其簡(jiǎn)化制造工序如圖2-6所示。圖2-6N阱工藝的制造工序目前用于生產(chǎn)硅集成電路的技術(shù)屬于平面工藝，主要包括氧化、光刻、摻雜、金屬化等工藝過(guò)程。氧化工藝用來(lái)生成SiO2氧化膜，其方法有熱氧化和化學(xué)氣相淀積(CVD)兩種。按照IC版圖制備的光刻掩模版，必須保證尺寸準(zhǔn)確、無(wú)畸變。光刻工藝就是依據(jù)這些掩模版，借助光化學(xué)反應(yīng)在SiO2、多晶硅、金屬等薄膜上刻蝕出所需的圖形。透過(guò)這些光刻形成的圖形窗口，在后工序中將嚴(yán)格實(shí)施有選擇地?fù)诫s、形成互連的金屬化等。摻雜工藝包括離子注入和擴(kuò)散兩種。離子注入是讓雜質(zhì)離子在強(qiáng)電場(chǎng)下加速，獲得幾萬(wàn)電子伏特以上的能量后直接轟擊半導(dǎo)體基片以形成所需的雜質(zhì)分布。擴(kuò)散的一種方法是在高溫?cái)U(kuò)散爐中讓攜帶雜質(zhì)的蒸汽分解并與硅反應(yīng)，生成的雜質(zhì)單質(zhì)原子從硅表面向半導(dǎo)體內(nèi)部擴(kuò)散。金屬化工藝是一種物理氣相淀積(PVD)過(guò)程，主要途徑是通過(guò)真空蒸發(fā)，將金屬鋁淀積到硅片表面上并立即合金化?？梢詫最愔饕ば蚝?jiǎn)單歸納，概括為如下四類：

(1)氧化：熱氧化、CVD。

(2)光刻：SiO2、多晶、金屬。

(3)摻雜：離子注入、擴(kuò)散。

(4)金屬化：PVD。2.4.2雙阱與不同工藝

有三種按阱(Well，Tub)劃分的CMOS工藝：①P襯上做N阱；②N襯上做P阱；③未摻雜的單晶襯上做P阱和N阱。目前雙阱工藝最普遍，它具有較好的電特性。所謂P阱是在N型硅襯底上專門制作一塊P型區(qū)域(P阱)，而N阱是在P型硅襯底上專門制作一塊N型區(qū)域(N阱)，其目的是構(gòu)造兩種不同類型的襯底，用來(lái)實(shí)現(xiàn)不同類型的MOS器件，即P阱作為NMOS管的襯底，N阱作PMOS管的襯底。雙阱工藝的基板可以是SOI(絕緣體上濃度可控的硅薄膜)或者在P+或N+的襯底上生成輕摻雜厚度可控的外延層，其雜質(zhì)分布要均勻。在此基礎(chǔ)上分別制作P阱和N阱，雙阱的參數(shù)可以分別優(yōu)化，包括P管和N管的閾值電壓、體遷移率、增益均可分別優(yōu)化。這樣有利于得到優(yōu)良的直流和瞬態(tài)特性，有效地抑制閂鎖(Latch-up)效應(yīng)。閂鎖是由寄生參數(shù)形成的雙極可控硅整流器(SCR)引起的，閂鎖一旦出現(xiàn)，電源和地之間形同短路，致使電路無(wú)法工作，這就是電路的閂鎖效應(yīng)。由于空穴的遷移率比電子小，因此一般P管的寬度要比N管大?；蛘哒f(shuō)在同樣寬度的情況下，讓N管的溝道長(zhǎng)一點(diǎn)，以便能獲得0、1開(kāi)關(guān)速度對(duì)稱的效果，讓數(shù)字波形的上升時(shí)間、下降時(shí)間大致相等。

目前通用的是以大塊襯底作為一個(gè)電極，稱為大塊CMOS工藝(BulkCMOSTechnology)，用很厚的場(chǎng)氧(FieldOxide)隔離和每2～5個(gè)晶體管放置一個(gè)阱結(jié)(TubTie)來(lái)緩解嚴(yán)重的閂鎖問(wèn)題。

有一點(diǎn)需要注意的是，版圖上的尺寸在具體執(zhí)行工藝時(shí)與有效尺寸是不一樣的。例如N管的有效寬度可能比所畫(huà)尺寸小

1μm左右，不同位置尺寸變化的具體情況還不完全一樣，此處從略。目前，常見(jiàn)的硅柵自對(duì)準(zhǔn)CMOS工藝已經(jīng)取代了以前的金屬柵工藝。硅柵采用的是多晶硅(Polysilicon)做MOS管柵極。這時(shí)硅晶體的取向不一致，使得其導(dǎo)電性能好，也可以用作較短的內(nèi)連線。一般先采用化學(xué)氣相淀積的方法制作多晶硅，再擴(kuò)散自對(duì)準(zhǔn)，這是IC工藝的一個(gè)重大進(jìn)步。幾年前，有的國(guó)外廠商成功地采用銅連線來(lái)取代鋁連線，提高了器件的速度和性能。近年出現(xiàn)的CMOS晶體管新工藝，其溝道長(zhǎng)度比0.1μm還短，性能更優(yōu)良。為了減小電場(chǎng)效應(yīng)的影響，在特征尺寸下降的同時(shí)，必須降低供電電壓，例如將5V變成3.3V，當(dāng)然功耗會(huì)隨之明顯降低。但與此同時(shí)，由于尺寸降低使得分布電容量變小，加上電壓下降，這雙重因素更使得動(dòng)態(tài)邏輯電路工作困難，噪聲問(wèn)題嚴(yán)重。

另外，由于工藝尺寸的下降，互連線帶來(lái)的一系列問(wèn)題凸現(xiàn)。尤其是互連線延遲與門延遲相比，不再是可以忽略的因素。砷化鎵的互連線影響比CMOS的還要突出，成為限制其速度提高的障礙。因此總的看來(lái)，CMOS在可以預(yù)見(jiàn)的將來(lái)還有很強(qiáng)的生命力。2.4.3CMOS工藝流程

目前普遍采用硅平面工藝，光刻是其中的關(guān)鍵步驟，用不同的光刻開(kāi)啟不同的工藝過(guò)程。使用光刻掩模版對(duì)硅圓片進(jìn)行光刻的目的是，使該芯片上需要參與工藝過(guò)程的部分暴露出來(lái)，同時(shí)將其他部分遮擋起來(lái)，形成工藝窗口。光刻掩模版，是指一系列的玻璃版或鉻版，上面記載有用于光刻的圖形。首先，制版工藝根據(jù)設(shè)計(jì)師設(shè)計(jì)完成的集成電路版圖數(shù)據(jù)，分解并生成具有工藝所需圖形的一系列光刻版。在IC的制造工藝過(guò)程中，按照嚴(yán)格的順序和制約關(guān)系使用這些光刻版。采用不同的光刻版并與SiO2的掩蔽特性相配合，就可以選擇不同工藝過(guò)程的作用對(duì)象和范圍，從而有步驟地制造出所需的器件。圖2-7給出一個(gè)用來(lái)制造CMOS反相器的光刻版系列。圖2-7N阱CMOS平面工藝的光刻版以N阱CMOS工藝為例，利用圖2-7中一系列光刻版對(duì)硅圓片進(jìn)行一系列的受控工藝過(guò)程，就可形成所需CMOS電路的實(shí)際硅印刷物理圖形，包括連線圖案。采用圖2-7所示的光刻版系列制造出的CMOS反相器，如圖2-8所示。圖2-8CMOS反相器2.4.4BiCMOS工藝

CMOS作為數(shù)字電路的主導(dǎo)工藝，具有近乎完美的特征，包括它的噪聲容限大而且對(duì)稱、輸入阻抗高、輸出阻抗低、功耗小、跳變時(shí)增益高、集成度高等。但是它的主要障礙是速度低，尤其當(dāng)負(fù)載電容較大時(shí)更是如此。

相反，雙極TTL/ECL門單位面積的電流驅(qū)動(dòng)能力大、開(kāi)關(guān)速度高、I/O噪聲低。當(dāng)采用與CMOS相近工藝，并擁有相同的扇出時(shí)，其傳播延遲比CMOS門要小很多。然而，單獨(dú)采用雙極工藝的缺點(diǎn)也很明顯。首先它的高功耗使其難以實(shí)現(xiàn)大規(guī)模集成。例如一個(gè)10萬(wàn)門的ECL電路，在4V供電，信號(hào)擺幅為0.4V時(shí)，其功耗為60W。另外，與CMOS門相比，ECL門的直流特性不太好，它的輸入阻抗低、噪聲容限小。近年來(lái)，經(jīng)過(guò)改進(jìn)采用單一工藝——BiCMOS，已經(jīng)能以可承受的成本將互補(bǔ)MOS晶體管和雙極器件組合起來(lái)。典型的BiCMOS工藝剖面如圖2-9所示。它是在類似圖2-6所示工藝下經(jīng)幾十道工序?qū)崿F(xiàn)的PMOS、NMOS和NPN三個(gè)晶體管的結(jié)構(gòu)剖面圖。圖2-9BiCMOS工藝的橫截面結(jié)構(gòu)在同一個(gè)N外延層上可以制造PMOS管和雙極NPN管，這時(shí)要注意選擇好外延層的電阻率以保證兩種器件都能正常工作。在外延層下面還要進(jìn)行N+埋層淀積，用以降低雙極器件的集電極電阻，同時(shí)也能提高抗閂鎖能力。另外的P埋層則是為了改進(jìn)封裝密度，因?yàn)檫@樣做之后對(duì)雙極器件的集電極－集電極間距要求就可以降低，但是集電極－襯底間的電容也隨之增加。

由于這種工藝可以把MOS邏輯的高密度集成和雙極晶體管的大電流驅(qū)動(dòng)能力相結(jié)合，它為設(shè)計(jì)者提供了更多的機(jī)會(huì)。

2.5IC測(cè)試與故障

這一節(jié)的重點(diǎn)是根據(jù)測(cè)試的約束條件和要求，來(lái)研究面向測(cè)試的芯片設(shè)計(jì)(DFT，DesignForTest)內(nèi)容。2.5.1IC測(cè)試概述

IC的測(cè)試是設(shè)計(jì)制造環(huán)節(jié)中的重要一步?？梢栽趧澠皩?duì)硅圓片中各小芯片自動(dòng)測(cè)試，將不合格的裸芯片篩選出來(lái)；也可以在封裝后經(jīng)過(guò)測(cè)試將不合格的芯片篩選出來(lái)。一般是從壓焊塊(Pad)或引腳(Pin)處加信號(hào)，也從壓焊塊或引腳處觀察輸出。ASIC的樣片測(cè)試主要由設(shè)計(jì)師承擔(dān)，例如在MOSIS投片就是如此。

測(cè)試就是按照給定的測(cè)試程序，在設(shè)計(jì)好的測(cè)試電路條件下，用所選的測(cè)試模板(TestPattern)對(duì)芯片加激勵(lì)信號(hào)，并將實(shí)際輸出信號(hào)與期望輸出信號(hào)比較，從而判斷芯片的好壞。為此，需要進(jìn)行面向測(cè)試的設(shè)計(jì)。如果不進(jìn)行全面、科學(xué)的測(cè)試，將無(wú)法確保芯片一定能夠正常工作。對(duì)IC產(chǎn)品進(jìn)行測(cè)試的目的分為以下三種。

(1)制造故障診斷。要發(fā)現(xiàn)制造過(guò)程中出現(xiàn)的各種錯(cuò)誤，首先給定某一類故障模型，然后確認(rèn)故障并判斷芯片是否有問(wèn)題。在某些情況下，還可以對(duì)故障進(jìn)行定位。

(2)設(shè)計(jì)功能核實(shí)。通過(guò)測(cè)試，檢驗(yàn)制造后的芯片是否實(shí)現(xiàn)了原設(shè)計(jì)所應(yīng)有的功能。它是檢驗(yàn)成品芯片基本合格的起碼依據(jù)，要求全部芯片受檢。功能核實(shí)是一種對(duì)原設(shè)計(jì)正確性的檢查證實(shí)過(guò)程，它通常用有限個(gè)測(cè)試輸入集合作激勵(lì)，對(duì)系統(tǒng)和電路進(jìn)行有限的檢查，以確認(rèn)電路是否正常工作。這里所選用的測(cè)試模板一般不是對(duì)所有輸入情況的全覆蓋。

(3)綜合性能評(píng)估。檢查該電路在各種非常規(guī)環(huán)境下的可量化性能指標(biāo)，包括噪聲容限、傳播延遲、時(shí)鐘最高工作頻率、電壓應(yīng)變范圍、溫度應(yīng)變范圍等。有時(shí)又進(jìn)一步進(jìn)行靜態(tài)、動(dòng)態(tài)測(cè)試；或者直流、交流測(cè)試。其中，傳播時(shí)延用來(lái)度量門對(duì)輸入信號(hào)變化的響應(yīng)速度，它是指一個(gè)信號(hào)通過(guò)該門時(shí)從輸入到輸出所發(fā)生的時(shí)延值。其度量標(biāo)準(zhǔn)規(guī)定為輸入信號(hào)脈沖的前、后沿脈沖幅度中值到輸出信號(hào)脈沖相應(yīng)的前、后沿脈沖幅度中值的延遲量平均值。2.5.2故障模型與模擬

故障通常指的是制造故障。電路中按照互連關(guān)系存在大量節(jié)點(diǎn)，故障模型是針對(duì)節(jié)點(diǎn)的。芯片在制造的過(guò)程中出現(xiàn)的常見(jiàn)故障有常短接(Stuck-at-short)、常斷開(kāi)(Stuck-at-open)、常0(Stuck-at-0)、常1(Stuck-at-1)、某節(jié)點(diǎn)浮空等許多種。

常短接是指不該相連的任意兩節(jié)點(diǎn)發(fā)生短路，例如信號(hào)線、電源線的互相連接；常斷開(kāi)是指互連線在某節(jié)點(diǎn)發(fā)生開(kāi)路；常0是指某節(jié)點(diǎn)永遠(yuǎn)接地Gnd；常1是指某節(jié)點(diǎn)永遠(yuǎn)接電源VDD。為了實(shí)用化的目的，目前許多故障模擬程序基本上將模型簡(jiǎn)化為常0(Stuck-at-0，簡(jiǎn)寫為sa0)、常1(Stuck-at-1，簡(jiǎn)寫為sa1)兩種。簡(jiǎn)化的一條論據(jù)是許多常開(kāi)、常短故障可以等價(jià)成某些常0或常1故障；如果不簡(jiǎn)化，測(cè)試模板的生成和故障模擬都將非常困難。

故障模擬軟件以一定的算法為依據(jù)，按設(shè)定的故障模型給出故障集合，給定一套模擬測(cè)試矢量來(lái)分析內(nèi)部各節(jié)點(diǎn)的故障情況，并計(jì)算出采用這套矢量具有的故障覆蓋百分比。

覆蓋率的計(jì)算方法：將全部可檢測(cè)的故障數(shù)除以電路全部節(jié)點(diǎn)數(shù)的2倍，因?yàn)槲覀円呀?jīng)假設(shè)每個(gè)節(jié)點(diǎn)規(guī)定有兩種故障模型。顯然，這種覆蓋率總是小于1，最多等于1。故障模擬軟件通常對(duì)正確電路和人為在某一節(jié)點(diǎn)塞入一個(gè)不同的sa0或sa1故障的許多缺陷電路實(shí)行并發(fā)運(yùn)算，同時(shí)加入同樣的測(cè)試模板激勵(lì)，然后依次比較缺陷電路與正確電路響應(yīng)的異同。如果相異，故障覆蓋率的分子累計(jì)值加1，否則不變，直到將所有缺陷電路枚舉完畢，就可以獲得最終對(duì)應(yīng)于該模板的覆蓋率。一般，計(jì)算機(jī)需要運(yùn)行幾個(gè)小時(shí)或幾天才能完成一套矢量的故障覆蓋模擬。2.5.3面向測(cè)試的設(shè)計(jì)

1．可測(cè)性釋義

單芯片內(nèi)部門的密度日益膨脹，到了上百萬(wàn)門以上，專用探針測(cè)試臺(tái)的探針插入內(nèi)部越來(lái)越難。而芯片外引腳數(shù)終歸有限(中小規(guī)模引腳數(shù)為5～20，八位處理器引腳數(shù)為40～100，大一點(diǎn)的VLSI引腳數(shù)高達(dá)200～600以上)，以致芯片的門數(shù)與引腳數(shù)之比值不斷劇增。若內(nèi)部電路不用探針，激勵(lì)只能從輸入引腳加入，觀察點(diǎn)也只能從輸出引腳引出。因此要設(shè)計(jì)激勵(lì)信號(hào)，在激勵(lì)信號(hào)的作用下，把內(nèi)部元件的故障逐漸體現(xiàn)到輸出端，讓故障在輸出端有所表現(xiàn)，這樣就能抓住它并加以觀察。但總有些故障不好驅(qū)趕出來(lái)。在研究芯片電路的可測(cè)性以及設(shè)計(jì)測(cè)試電路時(shí)，需要從兩個(gè)方面改善可測(cè)性(Testablity)。

(1)可控性(Controllability)。對(duì)電路中的某一個(gè)節(jié)點(diǎn)狀態(tài)，可以通過(guò)僅有的輸入端口加一定的激勵(lì)，就能將其狀態(tài)按指定目的加以改變，稱之為可控性。可控性有難易之分，在對(duì)芯片內(nèi)分塊、分功能測(cè)試時(shí)就尤其需要可控性。

(2)可觀性(Observability)。對(duì)電路中的某一個(gè)節(jié)點(diǎn)狀態(tài)，可以通過(guò)觀察僅有的輸出端口的輸出加以判斷而獲得。可觀性可以分為難、易和不可觀三種，故障診斷主要關(guān)心可觀性。如果一個(gè)節(jié)點(diǎn)的可控性難度比較大，通常表明它將花費(fèi)輸入端較長(zhǎng)的激勵(lì)信號(hào)矢量序列才能使該節(jié)點(diǎn)狀態(tài)受控；如果一個(gè)節(jié)點(diǎn)的可觀性難度比較大，通常表明需要較長(zhǎng)的序列周期才能在輸出端觀察到該節(jié)點(diǎn)的響應(yīng)值。

2．關(guān)于可測(cè)性設(shè)計(jì)

DFT又稱可測(cè)性設(shè)計(jì)，通常指設(shè)計(jì)測(cè)試電路和設(shè)計(jì)測(cè)試用的輸入/輸出數(shù)據(jù)模板兩類內(nèi)容。

測(cè)試電路的設(shè)計(jì)準(zhǔn)則是，以盡可能少的附加測(cè)試電路為代價(jià)，獲得將來(lái)制造后測(cè)試時(shí)的最大化功能覆蓋率和制造故障覆蓋率。目的是簡(jiǎn)化測(cè)試，加速測(cè)試，提高測(cè)試的可信度。

測(cè)試模板矢量的設(shè)計(jì)準(zhǔn)則是，選擇盡可能短的測(cè)試序列，同時(shí)又擁有最大的功能覆蓋率和制造故障覆蓋率。能實(shí)現(xiàn)故障100%全覆蓋的最笨的測(cè)試模板是各種激勵(lì)情況全測(cè)試，但這是不現(xiàn)實(shí)的。例如，對(duì)有100種狀態(tài)的微處理器狀態(tài)機(jī)模型實(shí)現(xiàn)100%覆蓋就極端困難。理論分析計(jì)算表明，對(duì)這種復(fù)雜度的電路，如果通過(guò)全測(cè)試實(shí)現(xiàn)全覆蓋將花費(fèi)1億年的時(shí)間。

之所以需要特別研究測(cè)試模板的有效性，是因?yàn)椋阂粍t，測(cè)試模板通常有冗余，例如兩個(gè)模板可能覆蓋同一個(gè)故障；

二則，需要對(duì)模板復(fù)雜度和覆蓋率進(jìn)行合理折衷。例如為了在99%覆蓋率的基礎(chǔ)上再增加1%的覆蓋，所增加的模板矢量將是天文數(shù)字，從而造成的代價(jià)付出是不值得的。通常不勉強(qiáng)一定要達(dá)到100%，提出95%～99%的故障覆蓋率較為適宜。

3．測(cè)試電路設(shè)計(jì)

由于組合邏輯電路的可控性和可觀性都較好，這里主要討論針對(duì)時(shí)序電路的測(cè)試電路設(shè)計(jì)。需要從可控性和可觀性兩個(gè)方面的改進(jìn)入手進(jìn)行測(cè)試電路設(shè)計(jì)。測(cè)試電路設(shè)計(jì)分為三類。

1)自行設(shè)計(jì)專用測(cè)試電路

這一點(diǎn)要求較高的設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)，但是效果往往較好，它沒(méi)有一定的規(guī)律可循。例如，總線后面是處理器；處理器后面是存儲(chǔ)器，以至于存儲(chǔ)器不可測(cè)。那么在處理器和存儲(chǔ)器之間加上適當(dāng)?shù)臏y(cè)試用總線選通開(kāi)關(guān)，使存儲(chǔ)器有可能直接連到總線，就改善了存儲(chǔ)器的