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電子設(shè)計(jì)自動(dòng)化知到智慧樹章節(jié)測(cè)試課后答案2024年秋哈爾濱職業(yè)技術(shù)大學(xué)項(xiàng)目一單元測(cè)試

電子設(shè)計(jì)自動(dòng)化的英文縮寫是()。

A:CAM

B:EDA

C:CAE

D:CAD

答案:EDA

集成了特定功能的集成電路就叫做()。

A:FPGA

B:CPLD

C:IC

D:ASIC

答案:ASIC

狹義的EDA開發(fā)所必須具備的條件有()。

A:EDA開發(fā)軟件及環(huán)境

B:實(shí)驗(yàn)開發(fā)系統(tǒng)

C:掌握一種硬件描述語言

D:計(jì)算機(jī)

答案:EDA開發(fā)軟件及環(huán)境

;實(shí)驗(yàn)開發(fā)系統(tǒng)

;掌握一種硬件描述語言

;計(jì)算機(jī)

EDA知識(shí)體系包括()。

A:可編程邏輯器件的原理、結(jié)構(gòu)及應(yīng)用

B:CPU指令集

C:硬件描述語言HDL

D:EDA工具軟件的使用

答案:可編程邏輯器件的原理、結(jié)構(gòu)及應(yīng)用

;硬件描述語言HDL

;EDA工具軟件的使用

EDA開發(fā)設(shè)計(jì)流程主要包括()、硬件調(diào)試五個(gè)步驟。

A:設(shè)計(jì)輸入

B:編程或配置

C:設(shè)計(jì)實(shí)現(xiàn)

D:設(shè)計(jì)仿真

答案:設(shè)計(jì)輸入

;編程或配置

;設(shè)計(jì)實(shí)現(xiàn)

;設(shè)計(jì)仿真

在設(shè)計(jì)輸入環(huán)節(jié)主要包括()兩種方法。

A:程序編寫

B:框圖繪制

C:圖形輸入

D:文本輸入

答案:圖形輸入

;文本輸入

設(shè)計(jì)實(shí)現(xiàn)主要包括()兩個(gè)過程。

A:編程

B:綜合

C:適配

D:配置

答案:綜合

;適配

EDA開發(fā)設(shè)計(jì)的最后一個(gè)環(huán)節(jié)是()。

A:編程或配置

B:設(shè)計(jì)輸入

C:硬件調(diào)試

D:設(shè)計(jì)仿真

答案:硬件調(diào)試

下列語言中不屬于硬件描述語言的是()。

A:VerilogHDL

B:VHDL

C:AHDL

D:python

答案:python

硬件描述語言編寫的程序經(jīng)過EDA工具的()綜合之后,生成為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件。

A:綜合器

B:適配器

C:仿真器

D:編譯器

答案:綜合器

項(xiàng)目二單元測(cè)試

下列結(jié)構(gòu)中,不屬于典型的VHDL程序結(jié)構(gòu)的有()。

A:結(jié)構(gòu)體

B:實(shí)體

C:庫

D:頭文件

答案:庫

庫語句使用()關(guān)鍵詞定義。

A:LIBRARY

B:ARCHITECTURE

C:PACKAGE

D:ENTITY

答案:LIBRARY

實(shí)體語句使用()關(guān)鍵詞定義。

A:ARCHITECTURE

B:ENTITY

C:PACKAGE

D:LIBRARY

答案:ENTITY

結(jié)構(gòu)體語句使用()關(guān)鍵詞定義。

A:ARCHITECTURE

B:ENTITY

C:PACKAGE

D:LIBRARY

答案:ARCHITECTURE

設(shè)計(jì)實(shí)體定義設(shè)計(jì)元件的()特性。

A:結(jié)構(gòu)

B:外部

C:數(shù)據(jù)流

D:內(nèi)部

答案:外部

下列數(shù)制基數(shù)表示的數(shù)字鐘錯(cuò)誤的是()。

A:5#40#E1

B:8#1473#

C:16#E#E1

D:2#111_1011#

答案:5#40#E1

下列標(biāo)識(shí)符中錯(cuò)誤的是()。

A:A_B_

B:_A

C:A1

D:A_B

答案:A_B_

常量使用()關(guān)鍵詞定義。

A:SIGNAL

B:VARIABLE

C:CONSTANT

D:CONFIGURATION

答案:CONSTANT

變量使用()關(guān)鍵詞定義。

A:CONFIGURATION

B:SIGNAL

C:VARIABLE

D:CONSTANT

答案:VARIABLE

信號(hào)使用()關(guān)鍵詞定義。

A:VARIABLE

B:CONSTANT

C:SIGNAL

D:CONFIGURATION

答案:SIGNAL

項(xiàng)目三單元測(cè)試

下列語句可以實(shí)現(xiàn)與非門功能的語句有()。

A:y<=aNORb

B:y<=NOT(aANDb)

C:y<=aNANDb

D:y<=NOT(aORb)

答案:y<=NOT(aANDb)

;y<=aNANDb

下列語句可以實(shí)現(xiàn)或非門功能的語句有()。

A:y<=NOT(aORb)

B:y<=NOT(aANDb)

C:y<=aNORb

D:y<=aNANDb

答案:y<=NOT(aORb)

;y<=aNORb

下列語句屬于信號(hào)賦值語句的有()。

A:y<=aNORb

B:y:=aNANDb

C:y:=NOT(aORb)

D:y<=NOT(aANDb)

答案:y<=aNORb

;y<=NOT(aANDb)

下列語句屬于變量賦值語句的有()。

A:y:=NOT(aORb)

B:y<=NOT(aANDb)

C:y:=aNANDb

D:y<=aNORb

答案:y:=NOT(aORb)

;y:=aNANDb

簡(jiǎn)單的門電路設(shè)計(jì)屬于()邏輯電路設(shè)計(jì)。

A:組合

B:時(shí)序

C:SOPC

D:SOC

答案:組合

38譯碼器設(shè)計(jì)屬于()邏輯電路設(shè)計(jì)。

A:SOPC

B:組合

C:時(shí)序

D:SOC

答案:組合

設(shè)計(jì)4選1的多路開關(guān)時(shí),選擇信號(hào)SEL寬度應(yīng)該為()位。

A:1

B:2

C:3

D:4

答案:2

在完成的共陽數(shù)碼管譯碼器設(shè)計(jì)基礎(chǔ)上,在信號(hào)輸出前執(zhí)行()操作,即可實(shí)現(xiàn)共陰數(shù)碼管設(shè)計(jì)。

A:取反

B:或

C:與

D:取余

答案:取反

在完成VHDL程序設(shè)計(jì),進(jìn)行EDA工程開發(fā)時(shí),VHDL輸入文件名字必須與設(shè)計(jì)實(shí)體同名。()

A:錯(cuò)B:對(duì)

答案:對(duì)在進(jìn)行EDA項(xiàng)目開發(fā)時(shí),必須進(jìn)行工程設(shè)置。()

A:對(duì)B:錯(cuò)

答案:對(duì)

項(xiàng)目四單元測(cè)試

計(jì)數(shù)器設(shè)計(jì)屬于()邏輯電路設(shè)計(jì)。

A:時(shí)序

B:SOPC

C:SOC

D:組合

答案:時(shí)序

D觸發(fā)器設(shè)計(jì)屬于()邏輯電路設(shè)計(jì)。

A:組合

B:SOPC

C:SOC

D:時(shí)序

答案:時(shí)序

在進(jìn)行1-7模7計(jì)數(shù)器設(shè)計(jì)時(shí),計(jì)數(shù)寄存器的位寬應(yīng)該定義為()位。

A:3

B:5

C:4

D:2

答案:3

8位異步復(fù)位的可預(yù)置加減計(jì)數(shù)器的設(shè)計(jì)當(dāng)中的8位是指采用無符號(hào)數(shù)據(jù),8位數(shù)據(jù)的數(shù)據(jù)范圍就是0~255。()

A:錯(cuò)B:對(duì)

答案:對(duì)在進(jìn)行分頻器設(shè)計(jì)時(shí),計(jì)數(shù)器的位寬取決于()。

A:分頻系數(shù)

B:占空比

C:輸出信號(hào)頻率

D:輸入信號(hào)頻率

答案:分頻系數(shù)

語句clk’EVENT表示()。

A:時(shí)鐘信號(hào)clk高電平

B:時(shí)鐘信號(hào)clk上升沿

C:時(shí)鐘信號(hào)clk下降沿

D:時(shí)鐘信號(hào)clk的屬性,即clk信號(hào)變化時(shí),clk’EVENT為TRUE

答案:時(shí)鐘信號(hào)clk的屬性,即clk信號(hào)變化時(shí),clk’EVENT為TRUE

在進(jìn)行門電路設(shè)計(jì)時(shí),即可以采取操作符功能描述方式,也可以采用數(shù)據(jù)流的描述方式。()

A:對(duì)B:錯(cuò)

答案:對(duì)在使用CASE語句時(shí),如果WHEN語句后面給出了條件表達(dá)式的全部定義域,可以不使用WHENOTHERS語句。()

A:錯(cuò)B:對(duì)

答案:對(duì)分支IFELSE語句可以嵌套。()

A:對(duì)B:錯(cuò)

答案:對(duì)CASE語句必須用ENDCASE語句結(jié)束。()

A:對(duì)B:錯(cuò)

答案:對(duì)

項(xiàng)目五單元測(cè)試

摩爾型狀態(tài)機(jī)的輸出信號(hào)只與()狀態(tài)有關(guān)。

A:下一個(gè)

B:當(dāng)前

C:觸發(fā)條件

D:上一個(gè)

答案:當(dāng)前

Mealy型狀態(tài)機(jī)的輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān),還與()有關(guān)。

A:輸入信號(hào)

B:觸發(fā)條件

C:輸出信號(hào)

D:上一個(gè)狀態(tài)

答案:輸入信號(hào)

在進(jìn)行EDA工程開發(fā)時(shí),頂層設(shè)計(jì)文件需要與()同名。

A:配置

B:結(jié)構(gòu)體

C:工程頂層實(shí)體

D:進(jìn)程

答案:工程頂層實(shí)體

在進(jìn)行EDA工程開發(fā)時(shí),仿真文件需要與()同名。

A:工程頂層實(shí)體

B:結(jié)構(gòu)體

C:進(jìn)程

D:配置

答案:工程頂層實(shí)體

狀態(tài)機(jī)一般包含()兩部分。

A:寄存器邏輯

B:譯碼器邏輯

C:計(jì)數(shù)器邏輯

D:組合邏輯

答案:寄存器邏輯

;組合邏輯

寄存器邏輯用于存儲(chǔ)()。

A:輸出控制

B:狀態(tài)

C:執(zhí)行操作

D:觸發(fā)條件

答案:狀態(tài)

組合邏輯用于()。

A:狀態(tài)譯碼

B:產(chǎn)生觸發(fā)條件

C:輸入信號(hào)

D:產(chǎn)生輸出信號(hào)

答案:狀態(tài)譯碼

;產(chǎn)生輸出信號(hào)

狀態(tài)機(jī)的輸出不僅與當(dāng)前輸入信號(hào)有關(guān),還與當(dāng)前的狀態(tài)有關(guān),因此狀態(tài)機(jī)()基本要素。

A:次態(tài)

B:動(dòng)作

C:現(xiàn)態(tài)D:條件

答案:次態(tài)

;動(dòng)作

;現(xiàn)態(tài);條件

狀態(tài)機(jī)的輸出不僅與當(dāng)前輸入信號(hào)有關(guān),還與當(dāng)前的狀態(tài)有關(guān)。()

A:錯(cuò)B:對(duì)

答案:對(duì)“次態(tài)”相對(duì)于“現(xiàn)態(tài)”而言,“次態(tài)”一旦被激活,就轉(zhuǎn)變?yōu)樾碌摹艾F(xiàn)態(tài)”了。()

A:對(duì)B:錯(cuò)

答案:對(duì)

項(xiàng)目六單元測(cè)試

用VHDL語言編寫的VHDL模塊程序,經(jīng)過編譯以后,可以生成被頂層()的元件。

A:調(diào)試

B:調(diào)用

C:適配

D:編輯

答案:調(diào)用

用VHDL語言編寫的EDA頂層設(shè)計(jì)文件,通常利用()語句實(shí)現(xiàn)結(jié)構(gòu)化描述。

A:實(shí)體

B:元件例化語句

C:程序包

D:進(jìn)程

答案:元件例化語句

在VHDL語言中,&表示()操作。

A:或

B:并置

C:異或

D:與

答案:并置

在EDA工程開發(fā)與硬件調(diào)試過程中,通常要先進(jìn)行()。

A:需求分析與頂層原理框圖繪制

B:設(shè)計(jì)輸入

C:設(shè)計(jì)實(shí)現(xiàn)

D:設(shè)計(jì)仿真

答案:需求分析與頂層原理框圖繪制

在VHDL程序設(shè)計(jì)過程中,繪制流程圖和狀態(tài)圖的過程屬于()。

A:設(shè)計(jì)輸入

B:算法設(shè)計(jì)

C:設(shè)計(jì)實(shí)現(xiàn)

D:設(shè)計(jì)仿真

答案:算法設(shè)計(jì)

在EDA的硬件調(diào)試過程中,通常要用到下列()工具、儀器。

A:邏輯分析儀

B:示波器

C:信號(hào)發(fā)生器

D:萬用表

答案:

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