《微型計算機原理與應(yīng)用》課件第4章

第4章微處理器8086的總線結(jié)構(gòu)和時序4.18086的微處理器級總線和系統(tǒng)總線

4.28086系統(tǒng)總線時序

小結(jié)

習(xí)題四

4.18086的微處理器級總線和系統(tǒng)總線

微處理器芯片的引腳構(gòu)成了微處理器級總線。?8086微處理器采用40條引腳的雙列直插式封裝。8086處理器級總線有兩項值得注意的特點：

(1)使得處理器具有兩種不同的工作方式：最小方式和最大方式。最小方式意味著僅由一個8086微處理器組成的小系統(tǒng)。在這種方式中，由8086CPU直接產(chǎn)生小系統(tǒng)所需要的全部控制信號。最大方式用于實現(xiàn)多處理器組成的系統(tǒng)，例如8086與8087協(xié)處理器共同組成微機系統(tǒng)。

(2)為減少引腳，采用分時復(fù)用的地址/數(shù)據(jù)總線，因而部分引腳具有兩種功能。

圖4.1給出了8086引腳圖。下面先說明8086在兩種工作方式下公用引腳的定義，然后按工作方式介紹其它引腳的定義和系統(tǒng)總線結(jié)構(gòu)。圖4.18086引腳圖4.1.1兩種工作方式公用引腳定義

引腳功能也就是微處理器級總線的功能。在8086CPU的40條引腳中，引腳1和引腳20(GND)為接地端；引腳40(VCC)為電源輸入端，采用的電源電壓為+5?V(1±10%)；引腳19(CLK)為時鐘信號輸入端。時鐘信號占空比為33%時是最佳狀態(tài)。8086的最高允許時鐘頻率為5MHz，8086-2為8MHz，8086-1為10MHz。其余36個引腳按其功能來分，地址/數(shù)據(jù)分時復(fù)用總線占用20個引腳，控制總線占16個引腳。具體定義分述如下。

1.地址/數(shù)據(jù)總線

8086CPU能提供20條地址總線和16條數(shù)據(jù)總線與存儲器和I/O設(shè)備連接。為減少引腳，采用分時復(fù)用方式提供，共占20條引腳。AD15～AD0(輸入/輸出，三態(tài))為分時復(fù)用地址/數(shù)據(jù)總線。所謂分時復(fù)用，就是一段時間用作地址總線，下一段時間用作數(shù)據(jù)總線。每次執(zhí)行對存儲器讀寫或?qū)/O端口輸入輸出操作時，都要用一個總線周期時間。每個總線周期由幾個時鐘周期T組成。在總線周期的T1期間，地址/數(shù)據(jù)總線的低16位作為地址總線輸出地址碼A15～A0；而在其它時鐘周期T期間，作為雙向數(shù)據(jù)總線D15～D0，輸入或輸出16位數(shù)據(jù)。

20條線的另外4條即A19/S6、A18/S5、A17/S4和A16/S3(輸出，三態(tài))為分時復(fù)用的地址/狀態(tài)信號線。存儲器讀寫操作總線周期的T1期間輸出高4位地址A19～A16；在I/O端口輸入輸出操作時，這4條線不用，全為低電平。在總線周期的其它T期間，這4條線用來輸出狀態(tài)信息(S6、S5、S4、S3)，但S6始終為低電平，S5是標(biāo)志寄存器(即PSW)的中斷允許標(biāo)志位IF的當(dāng)前狀態(tài)，S4和S3組合用來指示當(dāng)前正在使用的段寄存器，如表4.1所示。其中S4S3=10表示對存儲器訪問時段寄存器為CS，?或者表示對I/O端口進行訪問以及在中斷響應(yīng)的總線周期中讀取中斷類型號(這兩種情況不用段寄存器)。表4.1S4和S3的功能從上面討論可知，這20條引腳在總線周期的T1狀態(tài)輸出地址。為了使地址信息在總線周期的其它T狀態(tài)時仍保持有效，總線控制邏輯必須配有一個地址鎖存器，把T1狀態(tài)輸出的20位地址鎖存輸出。

(3)?NMI(輸入)：非可屏蔽中斷請求輸入信號，上升沿有效。當(dāng)該引腳輸入一個由低變高的信號時，CPU在執(zhí)行完現(xiàn)行指令后，立即響應(yīng)非可屏蔽中斷并進行中斷處理。CPU對該中斷請求信號的響應(yīng)不受標(biāo)志寄存器中斷允許標(biāo)志位IF狀態(tài)的影響。

(4)?INTR(輸入)：可屏蔽中斷請求輸入信號，高電平有效。當(dāng)INTR為高電平時，表示外部有中斷請求。CPU在每條指令的最后一個時鐘周期對INTR進行測試，以便決定現(xiàn)行指令執(zhí)行完后是否響應(yīng)中斷。CPU對可屏蔽中斷的響應(yīng)受中斷允許標(biāo)志位IF狀態(tài)的影響，只在IF為1時才響應(yīng)中斷請求。

(5)?RESET(輸入)：系統(tǒng)復(fù)位信號，高電平有效(至少保持4個時鐘周期時間)。RESET信號有效時，CPU清除IP、DS、ES、SS，標(biāo)志寄存器和指令隊列為0及置CS為0FFFFH。該信號結(jié)束后，CPU從存儲器的0FFFF0H地址開始讀取和執(zhí)行指令。系統(tǒng)加電或操作員在鍵盤上進行“RESET”操作時產(chǎn)生RESET信號。

(6)?READY(輸入)：準(zhǔn)備好信號，由存儲器或I/O設(shè)備的接口發(fā)來，高電平有效。CPU在T3狀態(tài)的開始檢查READY信號的狀態(tài)。如果READY信號有效，表示存儲器或I/O端口對讀寫操作準(zhǔn)備就緒，將在下一個時鐘周期內(nèi)將數(shù)據(jù)置入到數(shù)據(jù)總線上(輸入時)或從數(shù)據(jù)總線上取走數(shù)據(jù)(輸出時)，無論是讀(輸入)還是寫(輸出)，CPU及其總線控制邏輯將在下一個時鐘周期后完成總線周期；若檢查READY信號為低電平，則表示存儲器或I/O端口沒有準(zhǔn)備就緒，CPU將自動插入一個或幾個等待時鐘周期(在每個等待時鐘周期的開始，同樣對READY信號進行檢查)，直到READY信號有效為止。顯而易見，等待時鐘周期的插入意味著總線周期的延長，這是為了保證CPU與慢速的存儲器或I/O端口之間可靠地傳送數(shù)據(jù)所必需的。該信號由存儲器或I/O端口根據(jù)其速度用硬件電路產(chǎn)生。后面還將多次提到，存儲器和I/O設(shè)備與CPU相比，工作速度慢，是提高系統(tǒng)運行速度的“瓶頸”。高檔微機采用很多技術(shù)解決這一矛盾。圖4.28086最小方式系統(tǒng)的系統(tǒng)總線結(jié)構(gòu)圖4.3Intel8282鎖存器的內(nèi)部邏輯圖圖4.4Intel8286的內(nèi)部邏輯

(8)?HLDA(輸出)：其引腳信號與HOLD信號相配合，是CPU對系統(tǒng)中其它總線主控設(shè)備請求總線使用權(quán)的應(yīng)答信號，高電平有效。

在最小工作方式中，作為單處理器的8086CPU通常控制著系統(tǒng)總線，即存儲器和I/O端口的讀寫操作的相關(guān)信號與CPU的連接，但也允許系統(tǒng)中其它的主控設(shè)備——DMA(存儲器直接讀寫)控制器占用系統(tǒng)總線，即使存儲器和I/O端口的讀寫操作的相關(guān)信號與CPU高阻抗斷開，與DMA控制器連接。DMA控制器通過占用系統(tǒng)總線方法，可以實現(xiàn)外部設(shè)備和存儲器之間直接數(shù)據(jù)傳送。為此，DMA控制器通過向8086的HOLD引腳發(fā)送一個高電平信號向CPU提出占用系統(tǒng)總線的請求。8086CPU通常在現(xiàn)行總線周期完成后作出響應(yīng)，在HLDA引腳輸出高電平，表明自己讓出總線控制權(quán)，使微處理器所有具有三態(tài)的引腳處于高阻狀態(tài)，并通知DMA控制器可以使用系統(tǒng)總線。隨之，DMA控制器掌握系統(tǒng)總線控制權(quán)，進行外部設(shè)備與存儲器之間的直接數(shù)據(jù)傳送。當(dāng)DMA控制器完成傳送任務(wù)時，撤消發(fā)向HOLD引腳的總線請求信號，CPU重新獲得對系統(tǒng)總線的控制權(quán)。

關(guān)于HOLD和HLDA的使用將在第7章DMA傳輸原理中進一步說明。圖4.2中3片8282的數(shù)據(jù)輸入端分別和8086的AD0～AD15、A16/S3～A19/S6、相連，輸出為A0～A1920條地址線和控制線。3片8282的STB端與8086的地址鎖存允許信號ALE相連。在不用DMA控制器的8086單處理器系統(tǒng)中，8282的引腳接地。8282鎖存器輸出的地址總線A0～A19稱為系統(tǒng)地址總線。圖4.5典型的8284A時鐘電路的連接4.1.3最大方式下引腳定義和系統(tǒng)總線結(jié)構(gòu)

當(dāng)MN/引腳接地時，8086CPU工作于最大工作方式。

這里我們先簡要說明什么是最大工作方式，它和最小工作方式有何差別。在上面討論的8086最小方式系統(tǒng)中，8086CPU的引腳直接提供所有必需的總線控制信號，這種方式適合于單處理器組成的小系統(tǒng)。假如系統(tǒng)中有兩個或多個同時執(zhí)行指令的處理器，這樣的系統(tǒng)就是本節(jié)開始所提到的多處理器系統(tǒng)。增加的處理器可以是8086處理器，也可以是數(shù)字數(shù)據(jù)處理器(通常稱為協(xié)處理器)8087或I/O處理器8089。在設(shè)計多處理器系統(tǒng)時，除了解決對存儲器和I/O設(shè)備的控制，中斷管理，DMA傳送時總線控制權(quán)外，還必須解決多處理器對系統(tǒng)總線的爭用問題和處理器之間的通信問題。因為多個處理器通過公共系統(tǒng)總線共享存儲器和I/O設(shè)備，所以必須增加相應(yīng)的邏輯電路，以確保每次只有一個處理器占用系統(tǒng)總線。為了使一個處理器能夠把任務(wù)分配給另一個處理器或者從另一個處理器取回執(zhí)行結(jié)果，必須提供一種明確的方法來解決兩個處理器之間的通信。多處理器系統(tǒng)可以有效地提高整個系統(tǒng)的性能。8086的最大工作方式就是專門為實現(xiàn)多處理器系統(tǒng)而設(shè)計的。IBMPC/XT系統(tǒng)中的8086工作于最大工作方式，系統(tǒng)中配置了一個作為協(xié)處理器的數(shù)字數(shù)據(jù)處理器8087，以提高系統(tǒng)數(shù)據(jù)處理的能力。為了滿足多處理器系統(tǒng)的需要，又不增加引腳個數(shù)，在最大方式下的8086采用了對控制引腳譯碼方法形成更多控制信號。高檔微處理器也都采用了這種設(shè)計思想，把少數(shù)引腳組合經(jīng)過譯碼，形成多種控制信號。CPU的8個控制引腳各自有獨立的意義，經(jīng)過分組譯碼后形成具體控制信號。CPU的8個控制引腳24～31(見圖4.1)經(jīng)過分組譯碼后功能定義如下：

(1)?QS1、QS0(輸出)：指令隊列狀態(tài)輸出線。它們用來提供8086內(nèi)部指令隊列的狀態(tài)。8086內(nèi)部在執(zhí)行當(dāng)前指令的同時，從存儲器預(yù)先取出后面要執(zhí)行的指令，并將其放在指令隊列中。QS1和QS0便提供指令隊列的狀態(tài)信息，以便提供外部邏輯跟蹤8086內(nèi)部指令序列。QS1和QS0表示的狀態(tài)情況如表4.5所示。表4.5指令隊列狀態(tài)位的編碼圖4.68086最大方式系統(tǒng)的系統(tǒng)總線結(jié)構(gòu)圖4.7Intel8288結(jié)構(gòu)框圖 4.28086系統(tǒng)總線時序

微處理器的任何操作，無論是內(nèi)部執(zhí)行指令的操作還是在系統(tǒng)總線上的操作，都必須在時鐘信號CLK控制下，按節(jié)拍進行。8086比較簡單，內(nèi)部操作和總線操作都用同一時鐘信號，而奔騰等高檔微機系統(tǒng)各部分操作于不同的時鐘頻率，甚至有復(fù)雜的時鐘信號系統(tǒng)提供時鐘信號。8086的時鐘頻率為5MHz，故時鐘周期為200ns。CPU每執(zhí)行一條指令，至少要通過總線對存儲器訪問一次(取指令)。8086CPU通過總線對外部(存儲器或I/O接口)進行一次訪問所需的時間稱為一個總線周期?？偩€周期有存儲器的讀、寫總線周期，I/O端口的讀、寫總線周期，中斷響應(yīng)周期和總線控制權(quán)請求響應(yīng)周期。一個總線周期至少包括4個時鐘周期，即T1、T2、T3和T4；處在這些基本時鐘周期中的總線狀態(tài)稱為T狀態(tài)。讀寫總線周期的4個T狀態(tài)，無論對于存儲器還是I/O端口，都有許多共性操作。例如：

在T1狀態(tài)，由于8086CPU采用分時復(fù)用的地址/數(shù)據(jù)總線，所以，在這個T狀態(tài)總線接口單元BIU把要訪問的存儲單元或I/O端口的地址輸出到地址總線上。

在T2、T3狀態(tài)，無論是讀周期還是寫周期，都是向數(shù)據(jù)總線上提供數(shù)據(jù)的準(zhǔn)備階段。

在T4狀態(tài)下，數(shù)據(jù)傳輸?shù)哪康亩送瓿蓴?shù)據(jù)的接收操作。有兩種特殊卻常常發(fā)生的情況：一種情況是存儲器或I/O設(shè)備的工作速度低，T2～T3狀態(tài)的時間短，以至于不能讓它們完成發(fā)出數(shù)據(jù)或接收數(shù)據(jù)的準(zhǔn)備，向CPU發(fā)來的準(zhǔn)備好(ready)信號為無效狀態(tài)。為此，將在總線周期的T3和T4之間插入若干個附加時鐘周期。這種附加周期稱為等待周期TW。插有等待周期的總線周期多于4個時鐘周期。另一種情況是CPU的執(zhí)行單元EU在執(zhí)行指令過程中不需要總線接口單元BIU進入總線周期操作。這樣，在兩個總線周期之間，可能出現(xiàn)一些沒有BIU活動的時鐘周期T1，處于這種時鐘周期中的總線狀態(tài)被稱為空閑狀態(tài)，或稱空閑T1狀態(tài)。圖4.8給出了典型的總線周期序列。圖4.8典型的總線周期序列圖4.98086最小方式系統(tǒng)總線時序圖(a)讀總線周期；(b)寫總線周期在讀總線周期或?qū)懣偩€周期中，若所使用的存儲器或外設(shè)的工作速度較慢，不能滿足上述的基本時序的要求，則可利用READY信號產(chǎn)生電路產(chǎn)生READY信號并經(jīng)8284同步后加到CPU的READY線上，使CPU在T3和T4之間插入一個或幾個TW狀態(tài)，來解決CPU與存儲器或外設(shè)之間的時間協(xié)調(diào)。8086在T3狀態(tài)的開始便測試READY線，若發(fā)現(xiàn)READY信號為有效高電平，則T3狀態(tài)之后即進入T4狀態(tài)；若發(fā)現(xiàn)READY信號為低電平，則在T3狀態(tài)結(jié)束后，不進入T4狀態(tài)，而插入一個TW狀態(tài)。以后在每一個TW狀態(tài)的開始，都測試READY線，只有發(fā)現(xiàn)它為有效高電平時，才在這個TW狀態(tài)結(jié)束后進入T4狀態(tài)。

2.中斷響應(yīng)周期

當(dāng)外部中斷源通過INTR引線向CPU發(fā)出中斷請求信號后，如果標(biāo)志寄存器的中斷允許標(biāo)志位IF=1(即CPU處于開中斷)時，CPU才會響應(yīng)外部中斷請求。CPU在當(dāng)前指令執(zhí)行完以后，響應(yīng)中斷。

中斷響應(yīng)周期時序如圖4.10所示。圖4.10中斷響應(yīng)周期時序

3.總線請求和總線授予時序

圖4.11給出了最小方式中的總線請求和總線授予時序。CPU在每個時鐘脈沖的前沿測試HOLD引腳。如CPU在T4之前或T1期間收到一個HOLD信號，則CPU發(fā)HLDA信號。后續(xù)的總線周期將授予提出請求的主控設(shè)備，直到該主控設(shè)備撤消總線請求為止?？偩€請求信號HOLD變低是在下一個時鐘脈沖的上升沿進行測試的，而HLDA信號則在該時鐘脈沖后1～2個時鐘脈沖的后沿下降為低電平。當(dāng)HLDA為高電平時，CPU所有三態(tài)輸出都進入高阻狀態(tài)。已在指令隊列中的指令將繼續(xù)執(zhí)行，直到指令需要使用總線為止。圖4.11最小方式系統(tǒng)中的總線請求和總線授予時序圖4.128086最大方式系統(tǒng)總線周期時序圖(a)讀總線周期；(b)寫總線周期當(dāng)CPU檢測到主控設(shè)備發(fā)出的釋放脈沖之后，經(jīng)過兩個時鐘周期的延遲，才能重新獲得總線的控制權(quán)。在CPU交出對總線的控制權(quán)時，所有三態(tài)引腳均進入高阻態(tài)。CPU將有效地與系統(tǒng)總線脫開。圖4.13最大方式時總線請求和總線授予時序評價微機系統(tǒng)性能時，運行速度是重要的性能指標(biāo)。微機的運行包括CPU的內(nèi)部操作和總線操作，所有新型微機系統(tǒng)的研制開發(fā)，都會在CPU內(nèi)部操作和總線操作進行創(chuàng)新，以獲得速度指標(biāo)的改善。高檔微處理器的許多新技術(shù)支持內(nèi)部操作與總線操作并行，而總線操作受存儲器和外部設(shè)備運行速度低的限制，所以總線操作速度的快慢成為整個系統(tǒng)速度指標(biāo)的決定因素。8086CPU組成的系統(tǒng)時鐘頻率為5MHz，以最大1.25百萬次每秒的速率讀或?qū)憯?shù)據(jù)。隨著技術(shù)