計算機組成原理課程設計

1、計算機組成原理實習報告 姓 名 學 號 200 班 級 信0801-2 指導教師 實習日期 2011年 4 月 2日一 、實習目的1融會貫通計算機組成原理課程和計算機系統(tǒng)結(jié)構(gòu)課程的內(nèi)容，通過知識的綜合運用，加深對計算機系統(tǒng)各模塊的工作原理及相互聯(lián)系的認識，特別是對硬布線控制器的認識。2學習運用ISP技術進行設計和調(diào)試的基本步驟和方法，熟悉集成開發(fā)軟件中設計、模擬調(diào)試工具的使用，體會ISP技術相對于傳統(tǒng)開發(fā)技術的優(yōu)點。3. 培養(yǎng)科學研究的獨立工作能力，取得工程設計和組裝調(diào)試的實驗經(jīng)驗。二、實驗要求1 . 在微程序控制器實驗的基礎上，設計一臺微程序控制的指令級標量模型計算機。2 . 根據(jù)設計的圖紙

2、，在通用實驗臺上進行vhdl語言實現(xiàn)。二 、實驗設備及原理實驗設備： TEC-4計算機組成原理實驗系統(tǒng)一臺。PC機 QuartusII軟件工具實驗原理：1. 在部件實驗過程中，各部件單元的控制信號是人為模擬產(chǎn)生的，而本實驗將能在硬布線控制下自動產(chǎn)生各部件單元控制信號，實現(xiàn)特定的功能。2. 實驗選擇了MIPS體系結(jié)構(gòu)中比較典型的指令，使用QuartusII軟件工具，通過原理圖以及VHDL語言設計CPU的邏輯電路來實現(xiàn)這些指令。另外還用MIPS匯編語言編寫了用于CPU測試的簡單程序，對所設計的CPU邏輯電路進行功能仿真模擬，以驗證CPU邏輯電路的正確性圖1 單周期CPU邏輯電路圖3. 在FPGA中

3、利用嵌入式陣列塊EAB可以構(gòu)成數(shù)據(jù)存儲器，lpm_ram_dq的結(jié)構(gòu)如圖2。數(shù)據(jù)從ram_dp0的左邊D31.0輸入，從右邊Q31.0輸出，R/W為讀/寫控制信號端。數(shù)據(jù)的寫入：當輸入數(shù)據(jù)和地址準備好以后，在inclock和outclock是地址鎖存時鐘，當信號上升沿到來時，地址被鎖存，數(shù)據(jù)寫入存儲單元。數(shù)據(jù)的讀出：從A4.0輸入存儲單元地址，在CLK信號上升沿到來時，該單元數(shù)據(jù)從Q31.0輸出。R/W讀/寫控制端，低電平時進行讀操作，高電平時進行寫操作；CLK讀/寫時鐘脈沖； DATA31.0RAM_dq0的32位數(shù)據(jù)輸入端；A4.0RAM的讀出和寫入地址； Q31.0RAM_dq0的32位

4、數(shù)據(jù)輸出端。 圖2 lpm_ram_dq的結(jié)構(gòu)三 、實驗步驟1設計數(shù)據(jù)寄存器的步驟：a. 按照圖3所示代碼用初始化存儲器編輯窗口編輯lpm_ram_dq0配置文件（文件名.mif）,并將文件名設為sc_datamem.mif。如圖4所示圖3 數(shù)據(jù)寄存器的代碼圖4 lpm_ram_dq0配置文件b. 根據(jù)實驗原理，得出數(shù)據(jù)寄存器的原理圖，如圖5示： 圖5 數(shù)據(jù)寄存器原理圖數(shù)據(jù)寄存器的VHDL設計語言如下:LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY sc_datamem IS port(WE : IN STD_LOGI

5、C;CLK : IN STD_LOGIC;MEMCLK : IN STD_LOGIC;A : IN STD_LOGIC_VECTOR(31 downto 0);D1 : IN STD_LOGIC_VECTOR(31 downto 0);DO : OUT STD_LOGIC_VECTOR(31 downto 0);END sc_datamem;ARCHITECTURE bdf_type OF sc_datamem IS component lpm_ram_dq0PORT(wren : IN STD_LOGIC; inclock : IN STD_LOGIC; outclock : IN STD_

6、LOGIC; address : IN STD_LOGIC_VECTOR(4 downto 0); data : IN STD_LOGIC_VECTOR(31 downto 0); q : OUT STD_LOGIC_VECTOR(31 downto 0);end component;signalSYNTHESIZED_WIRE_0 : STD_LOGIC;signalSYNTHESIZED_WIRE_1 : STD_LOGIC;BEGIN b2v_inst : lpm_ram_dq0PORT MAP(wren = SYNTHESIZED_WIRE_0, inclock = MEMCLK, o

7、utclock = MEMCLK, address = A(6 downto 2), data = D1, q = DO);SYNTHESIZED_WIRE_0 = SYNTHESIZED_WIRE_1 AND WE;SYNTHESIZED_WIRE_1 = NOT(CLK);END;c. 編譯原理圖文件，成功后封裝成元器件，如圖6所示： d. 編輯波形，并進行功能仿真，其仿真結(jié)果如圖7所示;2.設計單周期CPU的步驟：a. 根據(jù)原理，得到CPU的設計原理圖，如圖8所示：用VHDL語言設計如下：LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY

8、work;ENTITY sc_comp IS port(CLOCK : IN STD_LOGIC;MEMCLK : IN STD_LOGIC;INSTCLOCK : IN STD_LOGIC;RESETN : IN STD_LOGIC;ALUOUT : OUT STD_LOGIC_VECTOR(31 downto 0);INSTR : OUT STD_LOGIC_VECTOR(31 downto 0);MEMOUT : OUT STD_LOGIC_VECTOR(31 downto 0);PC : OUT STD_LOGIC_VECTOR(31 downto 0);END sc_comp;ARC

9、HITECTURE bdf_type OF sc_comp IS component sc_cpuPORT(CLOCK : IN STD_LOGIC; RESETN : IN STD_LOGIC; INSTR : IN STD_LOGIC_VECTOR(31 downto 0); MEM : IN STD_LOGIC_VECTOR(31 downto 0); WMEM : OUT STD_LOGIC; ALU : OUT STD_LOGIC_VECTOR(31 downto 0); DATA : OUT STD_LOGIC_VECTOR(31 downto 0); PC : OUT STD_L

10、OGIC_VECTOR(31 downto 0);end component;component sc_instmemPORT(CLK : IN STD_LOGIC; A : IN STD_LOGIC_VECTOR(31 downto 0); DO : OUT STD_LOGIC_VECTOR(31 downto 0);end component;component sc_datamemPORT(WE : IN STD_LOGIC; CLK : IN STD_LOGIC; MEMCLK : IN STD_LOGIC; A : IN STD_LOGIC_VECTOR(31 downto 0);

11、D1 : IN STD_LOGIC_VECTOR(31 downto 0); DO : OUT STD_LOGIC_VECTOR(31 downto 0);end component;signalALUOUT_ALTERA_SYNTHESIZED : STD_LOGIC_VECTOR(31 downto 0);signalSYNTHESIZED_WIRE_0 : STD_LOGIC_VECTOR(31 downto 0);signalSYNTHESIZED_WIRE_1 : STD_LOGIC_VECTOR(31 downto 0);signalSYNTHESIZED_WIRE_2 : STD

12、_LOGIC_VECTOR(31 downto 0);signalSYNTHESIZED_WIRE_3 : STD_LOGIC;signalSYNTHESIZED_WIRE_4 : STD_LOGIC_VECTOR(31 downto 0);BEGIN INSTR = SYNTHESIZED_WIRE_0;MEMOUT = SYNTHESIZED_WIRE_1;PC CLOCK, RESETN = RESETN, INSTR = SYNTHESIZED_WIRE_0, MEM = SYNTHESIZED_WIRE_1, WMEM = SYNTHESIZED_WIRE_3, ALU = ALUO

13、UT_ALTERA_SYNTHESIZED, DATA = SYNTHESIZED_WIRE_4, PC = SYNTHESIZED_WIRE_2);b2v_inst1 : sc_instmemPORT MAP(CLK = INSTCLOCK, A = SYNTHESIZED_WIRE_2, DO = SYNTHESIZED_WIRE_0);b2v_inst3 : sc_datamemPORT MAP(WE = SYNTHESIZED_WIRE_3, CLK = CLOCK, MEMCLK = MEMCLK, A = ALUOUT_ALTERA_SYNTHESIZED, D1 = SYNTHE

14、SIZED_WIRE_4, DO = SYNTHESIZED_WIRE_1);ALUOUT = ALUOUT_ALTERA_SYNTHESIZED;END;b. 編譯原理圖，成功后封裝成元器件，如圖9所示： c. 進行功能仿真，仿真波形圖如圖10所示：運算結(jié)果如下所示：該CPU還可以運行以下乘法程序，其代碼、仿真結(jié)果與及運算結(jié)果如下所示：根據(jù)代碼得出配置文件sc_instmem_multi.mif,如下圖所示：根據(jù)代碼得出配置文件sc_datamem_multi.mif,如下圖所示：仿真結(jié)果如下:運行結(jié)果如下：四 、實驗結(jié)論1. 通過實驗的綜合訓練，培養(yǎng)了我們的分析問題和解決問題的能力，使我們

15、掌握整機概念，同時進行計算機系統(tǒng)部件的EDA設計，即借助于EDA工具軟件QuartusII完成系統(tǒng)部件邏輯設計，以幫助我們系統(tǒng)的掌握計算機組成原理這門課程的主要內(nèi)容，為以后進一步學習計算機體系結(jié)構(gòu)打下一個良好的基礎。通過學習，我們可以深入理解基本模型計算機的功能、組成知識，深入學習計算機各類典型指令的執(zhí)行流程，學習硬布線控制器的設計過程和相關技術，掌握LPM_ROM的配置方法，在掌握部件單元電路實驗的基礎上，進一步將單元電路組成系統(tǒng)，構(gòu)造一臺基本模型計算機；定義20條MIPS指令集的典型指令，并編寫相應的匯編程序，能在模型機上調(diào)試，掌握計算機整機概念；通過熟悉較完整的計算機的設計，全面了解并掌

16、握硬布線控制方式計算機的設計方法，真正理解利用軟件進行硬件設計的方法和技巧。2. 在計算機組成原理課程設計基本運算模型機，同時引入EDA計算機輔助設計技術是一個非常有益的嘗試。它使以往望而生畏的計算機組成原理課變得輕松和有吸引力，節(jié)約了資金，縮短了設計的時間周期；給我們提供了極大的創(chuàng)造空間，激發(fā)和培養(yǎng)了我們的創(chuàng)新思維能力；使我們設計的作品質(zhì)量和難度系數(shù)都得到了提高。3. 通過QuartusII軟件在計算機上進行計算機系統(tǒng)部件設計，我們可以采用不同的設計方案，選用軟件庫中的一般器件或者自行設計的專用器件，而這些器件實驗室往往又無法提供，通過計算機仿真的課程設計結(jié)果使我們學會從不同角度思考同一個問題，提出不同的解決方案，從而提高我們思考實際問題的能力。利用計算機組成原理課程實驗中的各個部件單元實驗，結(jié)合EDA技術，運用原理圖或VHDL語言設計完整的單周期中央處理器CPU，再構(gòu)建計算機整機，能運行所給的匯編程序，在存儲器對應單元中看到相應結(jié)果。4. 在