模擬集成電路設(shè)計期末試卷

1、模擬集成電路設(shè)計原理期末考試 一填空題（每空1分，共14分）1、與其它類型的晶體管相比，MOS器件的尺寸很容易按_比例_縮小，CMOS電路被證明具有_較低_的制造成本。2、 放大應(yīng)用時，通常使MOS管工作在_ 飽和_區(qū)，電流受柵源過驅(qū)動電壓控制，我們定義_跨導(dǎo)_來表示電壓轉(zhuǎn)換電流的能力。3、為溝長調(diào)制效應(yīng)系數(shù)，對于較長的溝道，值_較小_（較大、較?。?、源跟隨器主要應(yīng)用是起到_電壓緩沖器_的作用。5、共源共柵放大器結(jié)構(gòu)的一個重要特性就是_輸出阻抗_很高，因此可以做成_恒定電流源_。6、由于_尾電流源輸出阻抗為有限值_或_電路不完全對稱_等因素，共模輸入電平的變化會引起差動輸出的改變。7、理想

2、情況下，_電流鏡_結(jié)構(gòu)可以精確地復(fù)制電流而不受工藝和溫度的影響，實際應(yīng)用中，為了抑制溝長調(diào)制效應(yīng)帶來的誤差，可以進(jìn)一步將其改進(jìn)為_共源共柵電流鏡_結(jié)構(gòu)。8、為方便求解，在一定條件下可用_極點結(jié)點關(guān)聯(lián)_法估算系統(tǒng)的極點頻率。9、與差動對結(jié)合使用的有源電流鏡結(jié)構(gòu)如下圖所示，電路的輸入電容Cin為_ CF（1A）_。10、為溝長調(diào)制效應(yīng)系數(shù)，值與溝道長度成_反比_（正比、反比）。二名詞解釋（每題3分，共15分）1、阱解：在CMOS工藝中，PMOS管與NMOS管必須做在同一襯底上，其中某一類器件要做在一個“局部襯底”上，這塊與襯底摻雜類型相反的“局部襯底”叫做阱。2、亞閾值導(dǎo)電效應(yīng)解：實際上，VGS=

3、VTH時，一個“弱”的反型層仍然存在，并有一些源漏電流，甚至當(dāng)VGSVTH時，ID也并非是無限小，而是與VGS呈指數(shù)關(guān)系，這種效應(yīng)叫亞閾值導(dǎo)電效應(yīng)。3、溝道長度調(diào)制解：當(dāng)柵與漏之間的電壓增大時，實際的反型溝道長度逐漸減小，也就是說，L實際上是VDS的函數(shù)，這種效應(yīng)稱為溝道長度調(diào)制。4、等效跨導(dǎo)Gm解：對于某種具體的電路結(jié)構(gòu)，定義為電路的等效跨導(dǎo)，來表示輸入電壓轉(zhuǎn)換成輸出電流的能力5、米勒定理解：如果將圖（a）的電路轉(zhuǎn)換成圖（b）的電路，則Z1=Z/(1-AV)，Z2=Z/(1-AV-1)，其中AV=VY/VX。這種現(xiàn)象可總結(jié)為米勒定理。6、N阱:解：CMOS工藝中，PMOS管與NMOS管必須做

4、在同一襯底上，若襯底為P型，則PMOS管要做在一個N型的“局部襯底”上，這塊與襯底摻雜類型相反的N型“局部襯底”叫做N阱。7、有源電流鏡解：像有源器件一樣用來處理信號的電流鏡結(jié)構(gòu)叫做有源電流鏡。8、輸出擺幅解:輸出電壓最大值與最小值之間的差。三畫圖題（每題8分，共16分）1、以VDS作為參數(shù)畫出NMOS晶體管的IDVGS曲線。要求：（1）畫三條曲線，VDS的值分別為VDS1、VDS2、VDS3，其中VDS1VDS2VDS3；有適當(dāng)?shù)姆治鐾茖?dǎo)過程，并標(biāo)出曲線中關(guān)鍵轉(zhuǎn)折點的坐標(biāo)。（2）畫兩條曲線，VDS的值分別為VBS=0、VBS1/gm，則Gm1/RS，所以漏電流是輸入電壓的線性函數(shù)。所以相對于

5、基本共源極電路，帶有源極負(fù)反饋的共源極放大電路具有更好的線性。4. 在傳輸電流為零的情況下，MOS器件也可能導(dǎo)通么？說明理由。 解：可能。當(dāng)時，器件工作在深線性區(qū)，此時雖然足夠的VGS可以滿足器件的導(dǎo)通條件，但是VDS很小，以至于沒有傳輸電流五分析計算題（共34分）（下列題目中使用教材表2.1所列的器件數(shù)據(jù)，所有器件尺寸都是有效值，單位均為微米。）1、（7分）假設(shè)=0，計算圖示電路的小信號增益（表達(dá)式）。解： 2、（9分）差動電路如圖所示，ISS=1mA，VDD=3V，(W/L)1、2=(W/L)3、4=50/0.5。（1）假設(shè)=0，求差動電壓增益；（2）=0.45 V-1時，如果ISS上的壓

6、降至少為0.4V，求最小的允許輸入共模電平。解：（1）ID=0.5mA，gmN=3.6610-3，rON=2104，rOP=104，Av=-gmN(rON | rOP)=-24.4（2）VGS1=0.786+0.27=1.056V，Vin,CM=1.056+0.4=1.456V 3、（9分）(W/L)N=10/0.5，(W/L)P=10/0.5，IREF=100A，VDD=3V，加到M1、M2柵極的輸入共模電平等于1.5V。（1）分別計算流過晶體管M3、 M4 、M5、 M6 、M7的電流；（2）假設(shè)=0，分別計算=0和=0.45V-1時P點電位。解：（1）I3=I4=50A，I5=I6=20

7、0A，I7=500A（2）=0：VP=0.368V=0.45V-1：VTH1（VP=0.368V）=0.78V，VP1=0.288V；VTH2（VP1=0.288V）=0.764V，VP2=0.304；VTH3（VP2=0.304V）=0.767V，VP3=0.301；VTH4（VP3=0.301V）=0.766V，VP4=0.302；VTH5（VP4=0.302V）=0.766V，VP4=0.302.所以VP0.302V4、（9分）畫出下圖共源極高頻模型的小信號等效電路，并利用小信號模型精確推導(dǎo)系統(tǒng)的極點頻率。解：第3章 集成電路中的器件及模型1. 對MOS器件主要關(guān)心的是器件的閾值電壓，電

8、流方程，器件的瞬態(tài)特性，小信號工作的模型。2. 閾值電壓是一個重要的器件參數(shù)，它是MOS晶體管導(dǎo)通和截止的分界點。當(dāng)VGSVT，而VDS=0時，在源漏區(qū)之間形成均勻的導(dǎo)電溝道，無電位差，無電流。當(dāng)VDS0但比較小時，在源漏區(qū)有近似均勻的導(dǎo)電溝道，形成漏電流。當(dāng)VDS=VGS-VT時，漏端反型層電荷減少到零，溝道在源端夾斷。當(dāng)VDSVGS-VT時，溝道夾斷的位置向源端方向移動，形成耗盡區(qū)。3. K，K的關(guān)系：K是MOS晶體管的導(dǎo)電因子。K是本征導(dǎo)電因子。MOS晶體管的導(dǎo)電因子（K）由兩方面因素決定：K晶體管寬長比（W/L）4. 亞閾值電流：MOS晶體管處于表面弱反型狀態(tài)，即亞閾值區(qū)，在其溝道中存

9、在反型載流子，以擴散為主運動，而形成的電流。亞閾值斜率：亞閾值電流減小一個數(shù)量級所對應(yīng)的柵電壓的變化。5.MOS管瞬態(tài)特性：本征電容：與本征工作區(qū)電荷變化相聯(lián)系的電容。寄生電容：包括覆蓋電容，源漏區(qū)PN結(jié)電容。6. 大，小信號分別針對什么問題提出的？答：大信號針對數(shù)字電路提出的，小信號針對模擬電路提出的。7. 小尺寸器件的二級效應(yīng)包括哪些方面，任選一種說明。答：包括：短溝道效應(yīng) 窄溝道效應(yīng) 飽和區(qū)溝道長度調(diào)制效應(yīng) 遷移率退化和速度飽和 熱電子效應(yīng)短溝道效應(yīng)（SCE）：MOS晶體管溝道越短，源漏區(qū)pn結(jié)耗盡層電荷在總的溝通區(qū)耗盡層電荷中占的比例越大，使實際由柵壓控制的耗盡層電荷減少，造成的值電壓

10、隨溝道長度減小而下降。8. 本征晶體管的EM模型用來分析什么問題。答：晶體管飽和壓降和工作電流的關(guān)系晶體管的輸出曲線9. 集成雙極晶體管的寄生效應(yīng)有哪些？如何改善？答：無緣寄生：寄生電阻和電容與PN結(jié)和電流通過的路徑相關(guān)聯(lián)有緣寄生：由基極、集電極、隔離墻、襯底組成的PNP晶體管改善：在工藝加工中摻金，增加復(fù)合中心數(shù)量在集電區(qū)下設(shè)置n+埋層，加大寄生PNP管基區(qū)寬度在NPN管收集結(jié)上并連一個SBD10. EM2模型怎么來的？答：在本征EM模型基礎(chǔ)上增加反映寄生效應(yīng)的元件。11. 晶體管特征頻率fT：晶體管交流輸出短路共發(fā)射極電流增益（f）=1時的工作頻率。12. 無源元件分為：電阻器，電容器，電

11、感器，（互連線）第四章1. COM反相器的直流噪聲容限，開、關(guān)門電平分別針對什么？答：為了保證電路能正常工作，對電路的輸入邏輯電平有一個允許的變化范圍，這個范圍就是直流噪聲容限。它反映了電路的抗干擾能力，決定于電路所能承受的最差的輸入邏輯電平。關(guān)門電平是電話允許的輸入低電平的上限，而開門電平是電路允許的輸入高電平的下限。2. CMOS反相器的設(shè)計。答：（1）為了使CMOS反相器有最佳性能，采用全對稱設(shè)計：VTN=-VTP，KN=KP，因為全對稱設(shè)計Vit=VPP，所以VNLM=VNHM=VDD且tr=tf，這樣最有利于提高速度。（2）在實際工藝中，不可能獲得完全對稱設(shè)計。因此取LN=LP=，W

12、N=WP=WA，WP=2WN，WN=WA。（3）要求一個反相器在驅(qū)動1pF負(fù)載電容時tr和tf不超過0.5ns，采用0.6um工藝，VDD=5V，VTN=0.8V，VTP=-0.9V，KN=nCOX=12010-6A/V2，KP=PCOX=6010-6A/V2根據(jù)其中要求tr=0.5ns，則p=0.28ns又根據(jù)p=CL/KPVDD得KP=7.1410-4A/V2因則 要求PMOS管寬長比滿足：同理 要求NMOS管寬長比滿足：取LN=LP=0.6um 則 WN=6.9um，WP=14.28um在畫版圖時，MOS管的溝道寬度要根據(jù)實際情況取整3. CMOS與NMOS反相器的比較答：從直流特性看

13、NMOS：負(fù)載元件常導(dǎo)通，是有比反相器，達(dá)不到最大邏輯擺幅，有較大靜態(tài)功耗噪聲容限。CMOS：NMOS，PMOS交替導(dǎo)通，是無比電路，可獲得最大邏輯擺幅，有利于減小靜態(tài)功耗，可獲得最大的直流噪聲容限。從瞬態(tài)特性看 NMOS：因為Kr1，使得trtf，因此限制了速度。CMOS：采用對稱設(shè)計，使tr=tf，從而有利于提高速度。4. 什么叫上拉，下拉開關(guān)？答：在CMOS反相器中，NMOS管導(dǎo)通的作用是把輸出拉到低電平，因此叫下拉開關(guān)。PMOS管導(dǎo)通的作用是把輸出拉到高電平，因此叫上拉開關(guān)。把單個NMOS管和PMOS管換成一定串、并聯(lián)關(guān)系。NMOS邏輯塊叫下拉開關(guān)網(wǎng)絡(luò)。PMOS邏輯塊叫上拉開關(guān)網(wǎng)絡(luò)。5

14、. 什么是類MOS，在什么情況下提出？答：因為靜態(tài)CMOS邏輯門每個輸入都有NMOS和PMOS兩個管子，不利于減小面積和提高集成度，所以采用類MOS電路。類NMOS：只用NMOS管串，并聯(lián)構(gòu)成的邏輯功能塊，上拉通路常導(dǎo)通的PMOS管代替PMOS邏輯功能塊。類PMOS：只用PMOS邏輯塊實現(xiàn)邏輯功能，下拉通路的NMOS邏輯塊用常導(dǎo)通的NMOS管代替。6. 什么是富MOS，在什么情況下提出？答：為了避免形成直流通路，使上拉通路和下拉通路不能同時導(dǎo)通，故提出富MOS電路。用一對受時鐘信號控制的NMOS管和PMOS管使上拉和下拉通路不能同時導(dǎo)通，用NMOS邏輯塊實現(xiàn)邏輯功能，NMOS管占大多數(shù)，叫富N

15、MOS電路。7. 預(yù)充求值動態(tài)電路中的電荷分享成因及解決方法。答：若輸入信號在求值階段變化，會引起電荷分享，使輸出信號受到破壞。出現(xiàn)條件：=0時A=0，=1時A=1，B始終為0結(jié)果：輸出高電平下降，下降比例與兩個電容比值有關(guān)解決方法：加反饋管和預(yù)充電管使輸出電平恢復(fù)，克服電荷分享。8. 富MOS級聯(lián)問題：為了避免預(yù)充求值動態(tài)電路在預(yù)充期間的不真實輸出影響下一級電路的邏輯操作，富NMOS與富NMOS（或富PMOS與富PMOS）電路不能直接級聯(lián)，而是采用富NMOS與富PMOS交替級聯(lián)的方式。9. CMOS邏輯電路的功耗來源，及各自成因？答：（1）動態(tài)功耗：負(fù)載電容充、放點所消耗的功耗。（2） 開關(guān)

16、過程中的短路功耗：輸入信號上升或下降過程中，直流導(dǎo)通電流引起的功耗。（3） 靜態(tài)功耗：由泄漏電流導(dǎo)致的功耗。10. 雙極型電路的成因及RTL電路的邏輯功能。答：雙極型晶體管有較大的跨導(dǎo)，比MOS電路有更快的開關(guān)速度。RTL電路由雙極單管反相器并聯(lián)而成，輸出電平VOUT的邏輯是C1和C2的“點與”。RTL是一種或非門邏輯，它的主要問題是噪聲容限低。第五章1. 數(shù)字集成電路分類，差別？答：組合邏輯電路：無反饋，無記憶，輸出僅與輸入有關(guān)。時序邏輯電路：有反饋，有記憶，輸出與輸入和前級輸出有關(guān)。2. 組合邏輯電路單元設(shè)計的基本過程。答：所需功能真值表邏輯表達(dá)式（優(yōu)化，找到最適合的結(jié)構(gòu)形式，不一定得到最

17、簡的邏輯表達(dá)式）多種形式實際電路紙上進(jìn)行優(yōu)化（在考慮管子數(shù)目和串、并聯(lián)關(guān)系條件下，進(jìn)行優(yōu)化）版圖設(shè)計（反復(fù)優(yōu)化，在工藝條件，性能要求和延遲時間前提下，盡量減小芯片面積）掩模板3.分析圖與雙穩(wěn)反饋答：（1）圖說明了在R-S鎖存器基礎(chǔ)上增加反饋線實現(xiàn)了J-K鎖存器的原理，其中：與非門1和2是實現(xiàn)了輸入轉(zhuǎn)換控制與雙穩(wěn)反饋；與非門3和4構(gòu)成了R-S鎖存器，輸入輸出交叉耦合。（2） 當(dāng)CK=0時，R-S數(shù)據(jù)鎖存當(dāng)CK=1時，J=K=0時，R-S鎖存器輸出保持不變J=0，K=1時，R-S鎖存器輸出低電平J=1，K=0時，鎖存器輸出高電平J=K=1時，R-S鎖存器輸出發(fā)生空翻，為了避免，采用主從J-K觸發(fā)器

18、（3） 工作模式：先主求值，從保持；后主保持，從求值。第六章1. 輸入、輸出緩沖器緩沖器各自的特征和作用答：輸入特征：兩級反相級聯(lián)：在輸入反相器的PMOS管源上增加一個二極管，但會使這級反相器輸出高電平變差，故再增加一個PMOS反饋管來改善CMOS施密特觸發(fā)器，是一種閾值轉(zhuǎn)換電路，有兩個邏輯閾值電平，帶來的回滯電壓可改善其噪聲效果作用：作為電平轉(zhuǎn)換的接口電路改善輸入信號的驅(qū)動能力輸出特征：在CMOS集成電路中，用多級反相器構(gòu)成反相器鏈作用：提高所需要的驅(qū)動電流使緩沖器的總延遲時間最小2. ESD保護(hù)電路如何產(chǎn)生，怎樣保護(hù)？答：ESD指靜電釋放產(chǎn)生：在VLSI芯片四周環(huán)繞有很長的電源線和地線，它們有較大的寄生電阻和電容，使ESD放電時間延遲，造成遠(yuǎn)離ESD的器件容易受到ESD損傷。保護(hù)：在芯片四邊各放置一個電源對地的ESD鉗位保護(hù)電路。3. 三態(tài)輸出有哪三態(tài)，其邏輯符號有哪些？答：輸出高電平狀態(tài)有電流輸出輸出低電平狀態(tài)有電流輸入高阻態(tài)既不能有電流輸出，也不能有電流輸入邏輯符號：（請自己記?。。┑谄哒?. MOS存儲器的分類及區(qū)別答：隨機存取存儲器RAM：揮發(fā)性，斷電存儲內(nèi)容不存在只讀存儲器ROM：不揮發(fā)性，存儲內(nèi)容長