VHDL的優(yōu)缺點(diǎn).ppt

1、硬件描述語言VHDL,VHDL(VHSIC Hardware Description Language)是一種標(biāo)準(zhǔn)的硬件描述語言， 它是在20世紀(jì)7080年代中， 由美國(guó)國(guó)防部資助的VHSIC(Very High Speed Integrated Circuit)項(xiàng)目開發(fā)的產(chǎn)品。 在這個(gè)語言首次開發(fā)出來時(shí)， 其目標(biāo)僅是使電路文本化的一種標(biāo)準(zhǔn)， 為了使人們采用文本方式描述的設(shè)計(jì)， 能夠被其他人所理解。 同時(shí)， 它也被用來作為模型語言， 用于進(jìn)行仿真驗(yàn)證模擬。,硬件描述語言VHDL,1987年， VHDL被正式確定為IEEE 1076標(biāo)準(zhǔn)。 VHDL是一種強(qiáng)類型語言， 具有豐富的表達(dá)能力， 可使各

2、種復(fù)雜度（系統(tǒng)級(jí)、 電路板級(jí)、 芯片級(jí)、 門級(jí)）的電路網(wǎng)絡(luò)在同一抽象程度上被描述。 其支持系統(tǒng)級(jí)、 寄存器級(jí)、 門級(jí)三種不同層次的設(shè)計(jì)， 是未來數(shù)字系統(tǒng)設(shè)計(jì)的主流方式。 1988年， Milstd454規(guī)定所有為(美國(guó))國(guó)防部設(shè)計(jì)的ASIC產(chǎn)品必須采用VHDL來描述。 1993年， IEEE 1076標(biāo)準(zhǔn)被升級(jí)、 更新， 新的VHDL標(biāo)準(zhǔn)為IEEE 1164。 1996年， IEEE 1076.3成為VHDL綜合標(biāo)準(zhǔn)。,1） 功能強(qiáng)大， 靈活性強(qiáng) VHDL具有功能強(qiáng)大的語言結(jié)構(gòu), 可用簡(jiǎn)潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)。 為了有效控制設(shè)計(jì)的實(shí)現(xiàn)， 它還具有多層次的設(shè)計(jì)描述功能， 支持設(shè)

3、計(jì)庫和可重復(fù)使用的元件生成。 它支持階層設(shè)計(jì)， 且提供模塊設(shè)計(jì)的創(chuàng)建。 VHDL是一種設(shè)計(jì)、 模擬、 綜合的標(biāo)準(zhǔn)硬件描述語言。,VHDL的優(yōu)點(diǎn),2） 不依賴于器件設(shè)計(jì) VHDL允許設(shè)計(jì)者生成一個(gè)設(shè)計(jì)， 而并不需要首先選擇一個(gè)用來實(shí)現(xiàn)設(shè)計(jì)的器件。 對(duì)于同一個(gè)設(shè)計(jì)描述， 可以采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。 若需對(duì)設(shè)計(jì)進(jìn)行資源利用和性能方面的優(yōu)化， 也并不是要求設(shè)計(jì)者非常熟悉器件的結(jié)構(gòu)才行。 相反， 你可以集中精力從事你的設(shè)計(jì)構(gòu)思， 當(dāng)然， 這并不是說設(shè)計(jì)者可以忽略電路結(jié)構(gòu)， 諸如數(shù)據(jù)通路優(yōu)化技術(shù)方面的需要。,VHDL的優(yōu)點(diǎn),3） 可移植性 VHDL的可移植能力（portability）允許設(shè)

4、計(jì)者對(duì)需要綜合的設(shè)計(jì)描述進(jìn)行模擬。 在綜合前對(duì)一個(gè)數(shù)千門的設(shè)計(jì)描述進(jìn)行模擬， 可以節(jié)約設(shè)計(jì)者可觀的時(shí)間。 在這時(shí)發(fā)現(xiàn)設(shè)計(jì)上的瑕疵， 就能夠在設(shè)計(jì)實(shí)現(xiàn)之前給予糾正。 因?yàn)閂HDL是一個(gè)標(biāo)準(zhǔn)語言， 故VHDL的設(shè)計(jì)描述可以被不同的工具所支持， 可以從一個(gè)模擬工具移植到另一個(gè)模擬工具， 從一個(gè)綜合工具移植到另一個(gè)綜合工具， 從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)去執(zhí)行。,VHDL的優(yōu)點(diǎn),4） 性能評(píng)估能力 非依賴器件的設(shè)計(jì)（DeviceIndependent Design）和可移植能力允許設(shè)計(jì)者采用不同的器件結(jié)構(gòu)和不同的綜合工具來評(píng)估設(shè)計(jì)。 在設(shè)計(jì)者開始設(shè)計(jì)之前， 無需了解將采用何種器件。 設(shè)計(jì)者可以進(jìn)

5、行一個(gè)完整的設(shè)計(jì)描述， 并且對(duì)其進(jìn)行綜合， 生成選定的器件結(jié)構(gòu)的邏輯功能, 然后評(píng)估結(jié)果， 選用最適合你設(shè)計(jì)需求的器件。 為了衡量綜合的質(zhì)量， 同樣可用不同的綜合工具所得到的綜合結(jié)果來進(jìn)行分析、 評(píng)估。,VHDL的優(yōu)點(diǎn),5） 上市時(shí)間快， 成本低 VHDL語言的設(shè)計(jì)將大大提高數(shù)字單片化設(shè)計(jì)實(shí)現(xiàn)速度， 它使設(shè)計(jì)描述快捷、 方便，使設(shè)計(jì)的快速復(fù)制簡(jiǎn)便易行。 VHDL和可編程邏輯的組合作為一類強(qiáng)有力的現(xiàn)場(chǎng)集成設(shè)計(jì)方式， 將為設(shè)計(jì)者產(chǎn)品的上市帶來創(chuàng)記錄的速度。,VHDL的優(yōu)點(diǎn),電路采用高級(jí)的簡(jiǎn)明結(jié)構(gòu)VHDL描述， 意味著放棄了對(duì)電路門級(jí)實(shí)現(xiàn)定義的控制； 由綜合工具生成的邏輯實(shí)現(xiàn)效果有時(shí)不優(yōu)化； 采用工

6、具的不同導(dǎo)致綜合質(zhì)量不一樣。,VHDL的缺點(diǎn),對(duì)于第一點(diǎn)， 采用VHDL作為綜合的描述語言， 其目的就是希望將工程師從專門的門級(jí)電路實(shí)現(xiàn)的繁雜勞動(dòng)中解脫出來。 所以， 如果你懂得編譯器是怎樣來綜合邏輯的， 你就很容易理解編譯器能夠優(yōu)化地幫助設(shè)計(jì)實(shí)現(xiàn)大多數(shù)的設(shè)計(jì)構(gòu)造， 并且很少需要規(guī)定設(shè)計(jì)實(shí)現(xiàn)的規(guī)則。 大多數(shù)綜合工具允許設(shè)計(jì)者采用綜合優(yōu)化指引的方式，來對(duì)實(shí)現(xiàn)電路和設(shè)計(jì)提供某種程度上的控制。 例如， 指定采用面積優(yōu)化或者速度優(yōu)化選擇。也有一些綜合工具允許設(shè)計(jì)者去專門定義設(shè)計(jì)的技術(shù)特征， 甚至實(shí)現(xiàn)手工從事的門級(jí)設(shè)計(jì)的工作。 然而， 這些形式的描述是低層的， 往往只能對(duì)指定器件結(jié)構(gòu)進(jìn)行。,第二點(diǎn)是對(duì)于工具的邏輯綜合有效性的擔(dān)心， 且往往不是沒有根據(jù)的。 VHDL編譯器并不一定總能生成令人滿意的設(shè)計(jì)， 因?yàn)閮?yōu)化的結(jié)果往往依賴于設(shè)計(jì)的目標(biāo)。 編譯器采用一定的算法， 由標(biāo)準(zhǔn)的設(shè)計(jì)行為決定設(shè)計(jì)的實(shí)現(xiàn)， 而算法從某種角度出發(fā)， 沿一定路徑進(jìn)行， 并不能發(fā)現(xiàn)設(shè)計(jì)中的所有問題。 有時(shí)， 當(dāng)人們希望按自己的要求來控制設(shè)計(jì)實(shí)現(xiàn)時(shí)，沒有什么能夠替代人的創(chuàng)造力。,第三點(diǎn)往往在商業(yè)領(lǐng)域被提及。 綜合技術(shù)的成熟過程尤如C編譯器所走過的途徑一樣。一段時(shí)期以前，一般C