第6章 存儲系統(tǒng)及半導體存儲器.ppt

1、第6章 存儲系統(tǒng)及半導體存儲器,6.1 存儲系統(tǒng)與半導體存儲器的分類 6.2 存儲器層次結構及譯碼電路 6.3 隨機存儲器（RAM） 6.4 只讀存儲器(ROM) 6.5 CPU與存儲器的連接 6.6 高速緩存Cache及其工作原理 習題與思考題,6.1.1 存儲系統(tǒng) 計算機的存儲器分為內存儲器和外存儲器。內存儲器用來存放當前系統(tǒng)運行的程序和數(shù)據(jù)，是計算機主機的一部分，一般把具有一定容量且速度較高的存儲器作為內存儲器，CPU可直接用指令對內存儲器進行讀寫。在微機中通常用半導體存儲器作為內存儲器。外存儲器是存儲容量大、速度較低、位于主機之外的存儲器。外存儲器用來存放暫時不用的程序和數(shù)據(jù)，CPU不

2、能直接用指令對外存儲器進行讀寫，要使用外存儲器中的信息，必須先將它調入內存儲器。,6.1 存儲系統(tǒng)與半導體存儲器的分類,隨著操作系統(tǒng)的發(fā)展，程序員擺脫了在內外存之間進行地址定位的操作，通過軟件、硬件之間的結合，把內存和外存統(tǒng)一成了一個整體，內存-外存形成了一個存儲層次，即存儲系統(tǒng)。從整體看存儲系統(tǒng)的速度接近于內存的速度，其容量接近于外存的容量，而每位平均價格接近于廉價的慢速的外存平均價格。內存-外存存儲層次的形成，解決了存儲器的大容量和低成本之間的矛盾。,在速度方面，計算機的內存和CPU大約有一個數(shù)量級的差距，限制了CPU速度潛力的發(fā)揮?，F(xiàn)代計算機中為了解決內存與CPU速度不匹配的瓶頸，在CP

3、U和內存中間增加一層高速緩沖器（Cache），這樣構成了高速緩存（Cache）-內存層次。要求Cache在速度上能跟CPU的運算速度相匹配。高速緩存-內存采用的地址映像調度技術是完全由硬件來實現(xiàn)。從CPU的角度看，Cache -內存層次的速度是接近于Cache的。 以上敘述了內存-外存和Cache-內存這兩種存儲層次，在現(xiàn)代微機中同時采用這兩種存儲層次，構成Cache-內存-外存三級存儲系統(tǒng)。這三級存儲系統(tǒng)的形成，滿足了現(xiàn)代微型計算機對存儲系統(tǒng)的速度快、容量大且價格低廉的要求。,6.1.2 半導體存儲器的分類及特點 微型機的存儲體系中，內存一般用來存放當前活躍的程序和數(shù)據(jù)，其速度高、容量小、每

4、位價格高。目前主要采用半導體存儲器，使用隨機存取方式，外存用于存放當前不活躍的程序和數(shù)據(jù)，其速度慢、容量大、每位價格低，一般采用軟磁盤、硬磁盤、光盤、磁帶機；緩沖存儲器用在兩個具有不同工作速度的部件之間，在交換信息時起緩沖作用，一般稱之為cache。在本章主要學習用作內存的半導體存儲器。,半導體存儲器的分類方法有很多種。按器件原理分，有雙極型存儲器和MOS型存儲器；按存取方式來分，有隨機存取存儲器（RAM）和只讀存儲器（ROM）；按存儲原理來分，有靜態(tài)存儲器（SRAM）和動態(tài)存儲器（DRAM）；近年來由Intel公司推出一種閃速存儲器（Flash Memory）的新型半導體存儲器，其特點是既具

5、有RAM易讀易寫、體積小、集成度高、速度快等優(yōu)點，又有ROM斷電后信息不丟失等優(yōu)點。,1. 半導體存儲器的分類,半導體存儲器分類如圖6.1所示。,2. 半導體存儲器的性能指標 衡量半導體存儲器性能的指標很多，如功耗、可靠性、容量、價格、集成度、存取速度等，但從功能和接口電路的角度來看，最重要的指標是存儲器芯片的容量和存取速度。 （1）存儲容量 存儲容量是指存儲器（或存儲器芯片）存放二進制信息的總位數(shù)，即： 存儲容量=存儲單元數(shù)單元的位數(shù)。,存儲容量在計算機中通常以字節(jié)B（Byte）為單位，如存儲容量為256KB、512KB、1MB等。為了表示大容量的存儲器，用MB、GB、TB為單位。 在衡量半

6、導體存儲芯片時，由于不同的存儲芯片的集成方式不同，有些芯片一個單元可以存放8個二進制位，有的只能存放 4個二進制位，有的只能存放1個二進制位，所以在衡量存儲芯片的容量時不能單純地用字節(jié)來衡量。通常采用比特（Bit）作為芯片的容量單位。如N8、N4、N1這樣的形式來表示芯片的容量。其中N表示存儲單元數(shù)，后面的數(shù)字則表示一個單元可以存放二進制數(shù)的位數(shù)。,（2）存取時間 存取時間是反映存儲器工作速度的一個重要指標，是指從CPU給出有效的存儲器地址啟動一次存儲器讀/寫操作，到該操作完成所經(jīng)歷的時間。具體來說，對一次讀操作的存取時間就是讀出時間，即從地址有效到數(shù)據(jù)輸出有效之間的時間，通常在101102n

7、s之間。而對一次寫操作，存取時間就是寫入時間。,（3）存取周期 指連續(xù)啟動兩次獨立的存儲器讀/寫操作所需的最小間隔時間。對于讀操作，就是讀周期時間；對于寫操作，就是寫周期時間。通常，存取周期應大于存取時間，因為存儲器在讀出或者寫入數(shù)據(jù)之后還要用一定的時間來完成內部操作，這一時間稱為恢復時間。讀出或者寫入時間加上恢復時間才是讀寫周期。由此可見，存取時間和存取周期是兩個不同的概念。,（4）可靠性 可靠性指存儲器對環(huán)境溫度與電磁場等變化的抗干擾能力。半導體存儲器由于采用大規(guī)模集成電路結構，可靠性較高，平均無故障時間一般都在幾千小時以上。 （5）集成度 對于半導體存儲器來說，集成度是一個重要的衡量指標

8、。集成度是指在平方毫米芯片上集成基本電路的數(shù)量。衡量半導體存儲器的其它技術指標還有功耗、性價比等指標，其中功耗含維持功耗和操作功耗。,3. 半導體存儲器的特點 下面根據(jù)半導體存儲器的分類來介紹其特點。 （1）RAM的分類及特點。RAM按器件原理可分為雙極型和MOS型兩類。 雙極型RAM。雙極型RAM主要包括TTL型、ECL型存儲器。它的特點是存取速度高，但集成度低、功耗大、成本高。目前主要用于速度要求高的微型機中。 MOS型RAM。MOS型RAM分為靜態(tài)SRAM和動態(tài)DRAM兩種。,靜態(tài)SRAM的特點 靜態(tài)RAM一般用6管構成的觸發(fā)器作為基本存儲單元。集成度介于雙極型RAM與動態(tài)RAM之間，不

9、需要刷新，易于用電池作備用電源，以解決斷電后繼續(xù)保存信息的問題，功耗低于雙極型RAM，但高于動態(tài)RAM。 動態(tài)DRAM的特點 動態(tài)DRAM采用單管作基本存儲單元，依靠寄生電容存儲電荷來存儲信息，因而存在泄漏電流，信息在一定時間內會自然丟失，故必須定時刷新，通常刷新間隔為2ms。集成度比雙極型RAM和靜態(tài)RAM都高，功耗較靜態(tài)RAM低，價格比靜態(tài)RAM便宜。,集成隨機存儲器IRAM（Integrated RAM）。IRAM是將動態(tài)存儲器的刷新邏輯電路和DRAM集成在一起，具有DRAM的高集成度，不需要外部刷新電路和使用方便等特點； （2） ROM的分類及特點 掩膜只讀存儲器MROM（Mask R

10、OM）。掩膜只讀存儲器MROM是制造芯片廠家用定做掩膜對存儲器進行編程，一旦制造完畢，其內容就不可更改； 可編程只讀存儲器PROM（Programmable ROM）。可編程只讀存儲器PROM 允許用戶使用特殊方法一次性寫入，一旦寫入也不可更改；, 可擦除只讀存儲器EPROM（Erasable Programmable ROM）。EPROM允許用戶多次寫入信息，寫入操作由專用的寫入設備完成。寫入之前應先擦除原來寫入的信息。一種擦除方式為紫外光擦除，用紫外光照射15分鐘左右，芯片中的信息被擦除，成為一塊空白的EPROM，可再次寫入信息。這類EPROM又叫UV EPROM。另一種擦除方式為電擦除，

11、即用特定的電信號對其進行擦除，可在線操作，因此很方便，這類EPROM又叫EEPROM（Electrically Erasable Programmable ROM）。它的特點是寫入時電壓要求較高（一般為15V25V），寫入速度較慢而不能像RAM那樣作隨機存取存儲器使用；,閃速存儲器（Flash Memory）。閃速存儲器簡稱閃存，是由Intel公司推出目前被廣泛使用的一種新型存儲芯片。它的主要特點是在不加電的情況下可以長期保存數(shù)據(jù)，又具有非易失性，還可以在線進行快速擦寫與重寫，兼有EPROM和SRAM的優(yōu)點。目前大量應用于可移動存儲器。,6.2.1 存儲器層次結構 存儲系統(tǒng)的層次結構是指把不同

12、存儲容量、存取速度和價格的存儲器按層次結構組成多層存儲器，并通過管理軟件和輔助硬件有機組合成統(tǒng)一的整體，使所存放的程序和數(shù)據(jù)按層次分布在各種存儲器中?，F(xiàn)代計算機的存儲系統(tǒng)層次主要由高速緩沖存儲器Cache、主存儲器和輔助存儲器組成。,6.2 存儲器層次結構及譯碼電路,圖6.2中顯示了新型微機系統(tǒng)中的存儲器組織。它呈現(xiàn)金字塔形結構，越往上存儲器件的速度越快，CPU的訪問頻度越高；同時，每位存儲容量的價格也越高，系統(tǒng)的擁有量越小。,圖中可以看到，CPU中的寄存器位于該塔的頂端，它有最快的存取速度，但數(shù)量極為有限；向下依次是高速緩沖存儲器Cache、主存儲器、輔助存儲器。位于塔底的存儲設備，其容量最

13、大，每位存儲容量的價格最低，但速度可能也是較慢或最慢的。,對于現(xiàn)代的微型計算機來說，狹義上說其存儲體系結構包括三層：高速緩存（Cache）、內存儲器（Memory）、外存儲器（Secondary-Memory）。廣義上再添加上CPU內部的寄存器（Register），構成微處理器的四層存儲體系。存儲器的層次結構主要體現(xiàn)在緩存主存和主存輔存這兩個存儲層次上，如圖6.3所示。,從CPU角度來看，緩存主存這一層次的速度接近于緩存，高于主存；其容量和位價卻接近于主存。這就從速度和成本的矛盾中獲得了理想的解決辦法。主存輔存這一層次，從整體分析，其速度接近于主存，容量接近于輔存，位價接近于低速、廉價的輔存位

14、價，這又解決了速度、容量、成本這三者矛盾?，F(xiàn)代的計算機系統(tǒng)幾乎都具有這兩個存儲層次，構成了緩存、主存、輔存三級存儲系統(tǒng)。,6.2.2 存儲器譯碼方式 1.譯碼器的譯碼原理 譯碼：把輸入的二進制代碼翻譯成所對應的控制信號和信息，也稱為解碼。 譯碼器是一個有多個輸入和多個輸出的組合電路，譯碼器結構框圖如圖6.4所示。,當輸入n位二進制代碼時，有m個代碼的輸出信號，對應一組輸入二進制代碼有且僅有一個輸出為有效電平，其它輸出均為相反電平，有效電平可以是高電平，也可以是低電平。輸入代碼的位數(shù)n與輸出信號m的對應關系為：2nm。這樣才能保證對應一組輸入二進制代碼有且僅有一個輸出與之對應。,通常使用的譯碼器

15、的輸入位與輸出位滿足關系2n=m。如2-4 譯碼器，輸入是兩位二進制代碼A1A0，輸出m=4個表示代碼原意的信號Y0、Y1、Y2和Y3，對應一組輸入二進制代碼有且僅有一個輸出為有效電平，其它輸出均為相反電平，如規(guī)定有效電平為高電平，則可得譯碼器的邏輯對應關系函數(shù)：,根據(jù)邏輯關系函數(shù)可畫出譯碼器的邏輯圖如圖6.5所示。圖中加入了一個選通輸入控制端E，低電平有效。當E=0時譯碼器按譯碼函數(shù)輸出。當E=1時譯碼器禁止輸出，所有輸出端均為0。,74LS-138是常用的一種3-8譯碼器，其內部結構如圖6.6所示?，F(xiàn)以74LS138為例介紹其功能和應用。圖中A2A1A0為地址輸入端，在譯碼狀態(tài)下的8個二進

16、制編碼輸出端依次為 。 從邏輯圖可以看出74LS138在片選信號無效時全為高電平1，此時芯片處于不工作狀態(tài)；當片選信號處于有效時，只有一個為低電平0有效，其余7個輸出引腳全為高電平。,2. 存儲器的譯碼方式 存儲器的地址譯碼方式主要有兩種方式：一種是單譯碼方式（一維譯碼）；另一種是雙譯碼方式（二維譯碼）。單譯碼方式中，N根地址輸入線經(jīng)全譯碼有2N個輸出，可以選中2N個單元，例如，8個單元需要A2A1A0三根地址線，經(jīng)過全譯碼后可以產(chǎn)生8個選擇線，選擇8個存儲單元的譯碼結構如圖6.7所示。,單譯碼方式適合存儲單元較少的存儲器，這種連接方式簡單。因為存儲單元是按照一維空間排列方式排列，所以這種譯碼

17、方式也叫做線性譯碼方式。對于集成度較高的存儲器，存儲單元較多的存儲芯片來說，如果使用這樣譯碼方式就需要一個龐大的譯碼電路，例如一個4K8的存儲芯片需要一個12-4096譯碼器，用線性譯碼顯然是不合適的。,在芯片集成度較高的今天，芯片內部都不采用單譯碼方式，而是將原來的單譯碼的地址線分成兩組，一組作為行地址譯碼選擇，另一組作為列地址譯碼選擇，這樣構成一種二維地址譯碼方式，這種方式也叫做雙譯碼方式，其結構如圖6.8所示。,雙譯碼方式采用了兩個譯碼器。存儲單元已經(jīng)不是線性排列方式，采用二維的矩陣方式，行地址有效選中一行，列地址有效選中一列，其行、列地址都有效表示單元被選中。在超大規(guī)模集成芯片中，基本

18、都是采用這樣的二維譯碼方式。,隨機存儲器RAM根據(jù)其內部結構特點，可進一步分為靜態(tài)RAM（SRAM）和動態(tài)RAM（DRAM）兩類。 6.3.1靜態(tài)存儲器 靜態(tài)存儲電路是由兩個增強型的NMOS反相器交叉耦合而成的觸發(fā)器，如圖6.9所示。,6.3 隨機存儲器（RAM）,其中T1、T2為工作管，T3、T4為負載管，T5、T6為控制管，T7、T8也為控制管，它們?yōu)橥涣芯€上的存儲單元共用。這個電路具有兩個不同的穩(wěn)定狀態(tài)：若T1截止則A=1（高電平），它使T2飽和導通，于是B=0（低電平），而B=0又保證了T1截止。所以，這種狀態(tài)是穩(wěn)定的。同樣，T1導通，T2截止的狀態(tài)也是相互保證而穩(wěn)定的。因此，可以用

19、這兩種不同狀態(tài)分別表示1或0。,該基本存儲電路的工作過程如下： （1）當該存儲電路被選中時， X地址譯碼線為高電平，門控管T5、T6導通，Y地址譯碼線也為高電平，門控管T7、T8導通，觸發(fā)器與I/O線（位線）接通，即A點與I/O線接通，B點與接通； （2）寫入時，寫入數(shù)據(jù)信號從I/O線和線進入。若要寫入1，則使I/O線為1（高電平），為0（即低電平），它們通過T5、T6、T7、T8管與A、B點相連，即A=1、 B=0，從而使T1截止，T2導通。而當寫入信號和地址譯碼信號消失后，該狀態(tài)仍能保持。若要寫入0，則使I/O線為0，為高，這時T1導通，T2截止，只要不斷電，這個狀態(tài)也會一直保持下去，除非

20、重新寫入一個新的數(shù)據(jù)。,（3）對寫入內容進行讀出時，需要先通過地址譯碼使單元選擇線為高電平，于是T5、T6、T7、T8導通，A點的狀態(tài)被送到I/O線上，B點的狀態(tài)被送到線上，這樣，就讀取了原來存儲器的信息。讀出以后，原來存儲器內容不變，所以，這種讀出是一種非破壞性讀出。 由于SRAM的基本存儲電路中所含晶體管較多，故集成度較低；而且由T1、T2管組成的雙穩(wěn)態(tài)觸發(fā)器總有一個管子處于導通狀態(tài)，所以，會持續(xù)地消耗電能，從而使SRAM的功耗較大，這是SRAM的兩個缺點。靜態(tài)RAM的主要優(yōu)點是工作穩(wěn)定，不需要外加刷新電路，從而簡化了外電路設計。,SRAM的芯片有不同的規(guī)格，常用的有2101（2564位）

21、、2102（1K1位）、2114（1K4位）、4118（1K8位）、6116（2K8位）、6264（8K8位）和62256（32K8位）等。隨著大規(guī)模集成電路的發(fā)展，SRAM的集成度也在不斷增大?，F(xiàn)以Intel2114和HM6116為例進行簡單介紹。,1. Intel 2114RAM 2114 SRAM的容量是10244=4Kbit。它的框圖和引腳配置如圖6.10所示。,片選引腳CS，當其為低電平時，該片被選中；讀寫控制引腳R/W，當其為高電平時，對選中的單元進行讀出；當其為低電平時，對選中的單元進行寫入。數(shù)據(jù)的輸入和輸出是采用雙向數(shù)據(jù)總線，有I/O0I/O3共4個數(shù)據(jù)引腳。單向地址總線A0A

22、9，共10個地址引腳。 芯片內部的地址譯碼是兩級譯碼結構，分為列選和行選，其中A4A9共6根地址引腳用于行譯碼，A0A3共4根地址引腳用于列譯碼，譯碼后在芯片內部排成64條行選線和16條列選線，這樣通過二維譯碼器可選中其內部的任何一個單元。,芯片的所有的引腳都可以分為地址引腳（Address）、數(shù)據(jù)引腳（Data）和控制引腳（Control）。其中地址引腳數(shù)是由芯片內部的單元數(shù)決定的，地址引腳線數(shù)n與單元數(shù)m的關系為m=2n；數(shù)據(jù)引腳線數(shù)由每個存儲單元能夠存放二進制數(shù)據(jù)的位數(shù)決定，每一位對應一根數(shù)據(jù)引腳線；控制引腳線可以分為兩類：片選 （Chip Select）信號或 （Chip Enable

23、）信號，芯片讀寫控制 （Write Enable）或 信號。 有些芯片還會帶有輸出允許 （Output Enable）或輸出禁止 （Output Disable）信號。芯片要被CPU正常訪問，首先芯片要被選中，即片選 有效；如果在讀操作，輸出允許信號也需要處于有效狀態(tài)。,HM6116是日立公司生產(chǎn)的一種典型CMOS靜態(tài)RAM，存儲容量為2K8位。共有三個檔次的產(chǎn)品：HM6116p-2、HM6116p-3、HM6116p-4，它們的引腳排列及邏輯符號如圖6.11所示。,表6-1 HM6116真值表,當 高電平時，不管 及 為何種狀態(tài)，6116芯片都不能被選中，處于備用狀態(tài)。當 低電平時，芯片處于

24、運行狀態(tài)。運行狀態(tài)包括寫入（ 為低， 為任意狀態(tài)），讀出（ 為高， 為低）和不讀不寫（或稱等待）3種情況，詳見下表6-1所示 。,1. 動態(tài)讀寫存儲器（DRAM）,DRAM是利用電容存儲電荷的原理來保存信息的，它將晶體管電容的充電狀態(tài)和放電狀態(tài)分別作為1和0。DRAM的基本單元電路簡單，最簡單的DRAM單元只需1個管子構成，這使DRAM器件的芯片容量很高，而且功耗低。但是由于電容會逐漸放電，所以對DRAM必須不斷讀出和再寫入，以使泄放的電荷得到補充，也就是進行刷新。一次刷新過程實際上就是對存儲器進行一次放大，由于不需要信息傳輸，所以，這個過程很快。常用的動態(tài)RAM有三管動態(tài)存儲單元或單管動態(tài)存

25、儲單元兩種。,6.3.2 動態(tài)讀寫存儲器,三管動態(tài)存儲單元如圖6.12（a）所示，它由T1、T2、T3組成基本單元。T2是存儲管，用它的柵極與襯底間的寄生電容Cg存儲信息，T1是寫數(shù)控制管，T3是讀數(shù)控制管。每個基本單元有兩條字選線（讀選擇線和寫選擇線）、兩條數(shù)據(jù)線（寫數(shù)據(jù)線和讀數(shù)據(jù)線）。T4為一列上的存儲單元所公用，由它來控制對輸出電容CD進行預充電。,寫入信息時，寫選擇線為1，T1導通；寫入的數(shù)據(jù)通過T1管存儲到T2管的Cg電容中。讀出信息時，先給預充脈沖，使T1導通，使讀數(shù)據(jù)線的寄生電容Cg充電到VDD，然后啟動讀選線（使其為1），進行讀出操作。 單管動態(tài)存儲單元如圖6.12（b）所示，

26、它由T1管和寄生電容Cg構成。寫入信息時，字選擇線為1，T1導通，寫入數(shù)據(jù)由位線（數(shù)據(jù)線）存入Cg中。讀出信息時，字選擇線為1，存于Cg中的電荷通過導通的T1輸出到數(shù)據(jù)線上，再經(jīng)過讀出放大器輸出。,2. DRAM的刷新 所有的DRAM都是利用電容存儲電荷的原理來保存信息。雖然利用MOS管間的高阻抗可以使電容上的電荷得以維持，但由于電容總存在泄漏現(xiàn)象，時間長了其存儲的電荷會消失，從而使其所存信息自動丟失。所以，必須定時對DRAM的所有基本存儲電路進行補充電荷，即進行刷新操作，以保證存儲的信息不變。,所謂刷新，就是每隔一定時間（一般2ms）對DRAM的所有單元進行讀出，經(jīng)讀出放大器放大后再重新寫入

27、原電路中，以維持電容上的電荷，進而使所存信息保持不變。雖然每次進行的正常讀/寫存儲器的操作也相當于進行了刷新操作，但由于CPU對存儲器的讀/寫操作是隨機的，并不能保證在2 ms時間內對內存中所有單元都進行一次讀/寫操作，以達到刷新效果。所以，對DRAM必須設置專門的外部控制電路和安排專門的刷新周期來系統(tǒng)地對DRAM進行刷新。,在動態(tài)存儲芯片刷新時，結構上是采用按行刷新，即一次對一行的各個單元同時進行刷新，刷新一行所需要的時間稱為刷新周期。刷新一塊芯片所需要的周期數(shù)由芯片的內部矩陣結構決定的。如果芯片的集成度較大，內部通常再被劃分成較小的矩陣，這樣所有的矩陣同時進行刷新。 根據(jù)動態(tài)芯片刷新安排與

28、CPU對存儲芯片的讀寫之間的關系，刷新方式主要有集中刷新方式、分散刷新方式和異步刷新方式三種：,（1）集中刷新方式。集中刷新方式是在DRAM的最大刷新時間間隔中，集中在一個時間段對芯片的每一行都進行刷新，其余時間用于正常的讀寫操作。集中刷新方式優(yōu)點是存儲器的利用率高，控制比較簡單，但在刷新過程中，不能對存儲器進行正常的讀寫訪問。這種方式不適合實時性較強的系統(tǒng)使用。 （2）分散刷新方式。分散刷新方式是將各個刷新周期安排在每個正常的讀寫周期之后。這種刷新方式的時序控制比較簡單，對存儲器的讀寫沒有長時間的“死區(qū)”。但刷新過于頻繁，存儲器的效率過低。,（3）異步刷新方式。在異步刷新方式下，各個刷新周期

29、安排在最大刷新時間間隔的各個時間點上。它是根據(jù)存儲器需要同時刷新的最大行數(shù)，計算出每一行的間隔時間，通過定時電路向CPU提出一個刷新請求，然后進行一次刷新操作。現(xiàn)在大多數(shù)計算機都采用的是異步刷新方式。,3. DRAM芯片舉例 DRAM集成度較高，對于同樣的引腳數(shù)，其單片容量往往比SRAM高。內部存儲單元按矩陣形式排列成存儲體，通常采用行、列地址復合選擇尋址法。目前常用的有4164（64K1Bit）、41256（256K1Bit）、41464（64K4Bit）和414256（256K4Bit）等類型。現(xiàn)以DRAM 4164和414256芯片為例進行介紹。,（1）DRAM 4164的存儲芯片結構。

30、 DRAM 4164的結構如下圖6.13所示。,(1) DRAM 4164的存儲芯片結構 DRAM 4164的內部結構如圖6-13所示。4164是64K*1位的芯片。其中8條地址線分兩次送入16位地址進行尋址。第一組8位地址為行地址，由行地址選通信號 選通送至芯片內部行地址鎖存器內鎖存；第二組8位地址為列地址，由列地址選通信號 選通送入列地址鎖存器內鎖存。行、列地址譯碼器共同選通某一存儲單元，完成讀寫操作。寫入數(shù)據(jù)時， 上輸入低電平，數(shù)據(jù)加載在Din 數(shù)據(jù)線上，數(shù)據(jù)被寫入指定單元；讀出數(shù)據(jù)時， 上輸入高電平，被訪問存儲單元的信息通過Dout線輸出。,（2）414256的動態(tài)存儲器芯片結構。 4

31、14256的內部組成如圖6.14所示。,414256的基本組成是5125124的存儲器陣列。在此基礎上設有讀出放大器與I/O門控制電路、行地址緩沖器/譯碼器、列地址緩沖器/譯碼器、數(shù)據(jù)輸入/輸出緩沖器、刷新控制/計數(shù)器以及時鐘發(fā)生器等。存儲器訪問時，行地址和列地址分兩次輸入。首先由信號鎖存由地址線A8A0輸入的9位行地址，然后再由信號鎖存由地址線A8A0輸入的9位列地址，經(jīng)譯碼選中某一存儲單元，在讀/寫控制信號的控制下，可對該單元的4位數(shù)據(jù)進行讀出或者寫入。,由于動態(tài)存儲器讀出時須預充電，因此每次讀寫操作均可進行一次刷新。MCM414256需要每8ms刷新一次。刷新時通過在512個行地址間按順

32、序循環(huán)進行刷新，可以分散刷新，也可以連續(xù)刷新。分散刷新也稱為分布刷新，是指每15.6s刷新一行；連續(xù)刷新是對512行集中刷新。 MCM414256必須每8ms進行一次快速刷新，MCM41M256每64 ms進行一次快速刷新。,（3）增強型動態(tài)存儲芯片EDRAM（Enhanced DRAM）。 增強型EDRAM是在DRAM芯片上集成了一個SRAM的小容量Cache盡管這一新技術并不復雜，卻帶來DRAM芯片性能顯著改進。圖6.15給出一個1M4位EDRAM的結構框圖。,訪問1M4位的EDRAM芯片需20位內存地址。在行選通信號作用下，內存地址的高11位經(jīng)A0A10地址引腳輸入，作為行地址并被鎖存，

33、并同時保存在最后讀出行地址鎖存器中。 DRAM陣列的2048行中此地址指定行的全部數(shù)據(jù)512 4位，被讀取到SRAM Cache中暫存。內存地址的低9位，在列選通信號作用經(jīng)A0A8地址引腳輸入，作為列地址并被鎖存。,讀允許信號有效時，512個4位組的SRAM Cache中某一4位組被此列地址選中，其4位組經(jīng)D0D3送出芯片。下一次讀取時，輸入的行地址立即與最后讀出行地址鎖存器的內容進行11位的比較，若相符則SRAM Cache命中，由輸入的列地址從Cache選擇某一位組送出即可。只在比較不相符時，才需要如剛才所述那樣驅動DRAM陣列。更新SRAM Cache和最后讀出行地址門鎖器的內容，并送出

34、指定的4位組。,顯然，以SRAM Cache保存一行內容的辦法，對成塊傳送非常有利。如果連續(xù)的地址高序位相同，屬于同一行地址，那么連續(xù)變動的列地址就會使SRAM Cache中相應位組連續(xù)讀出，這稱為猝發(fā)（突發(fā)）式讀取。 這種結構還帶來另外兩個好處：一是在SRAM Cache讀出期間可同時對DRAM陣列進行刷新；二是芯片內的數(shù)據(jù)輸出路徑（由SRAM到I/O）與數(shù)據(jù)輸入路徑（由I/O到列寫選擇和讀出放大器）是分開的，允許在寫操作完成的同時來啟動同一行的讀操作。,在學習RAM芯片時，需要掌握一個原則，學習RAM芯片引腳結構時，可以把芯片的引腳線按照功能分成3組，地址線、數(shù)據(jù)線和控制線。地址線數(shù)可以從

35、一個芯片容量獲取，例如，一個8K8的芯片其容量8K=213，這樣就可以知道其地址線為13根。 如果芯片的集成度較高，它們的地址線通常與 和 分組使用，結構上只有一半地址線數(shù)；數(shù)據(jù)線的數(shù)目代表一個存儲單元能夠存放二進制數(shù)據(jù)的位數(shù)，如果線是單向的，通常由DIN和DOUT兩部分組成，在使用時可以統(tǒng)一考慮；控制線考慮主要的兩根，一根是片選信號 ，有些芯片的名稱為 ，其作用都是相同的，另外一根是 信號，有的芯片名稱是 ，其作用也都是相同的，高電平為讀有效、低電平寫為有效。容量決定地址線數(shù)，存儲單元位數(shù)決定數(shù)據(jù)線數(shù)。,6.4.1 掩膜ROM 所謂掩膜ROM，是指生產(chǎn)廠家根據(jù)用戶需要在ROM的制作階段，通過

36、“掩膜”工序將信息做到芯片里，適合于批量生產(chǎn)和使用。這類ROM可由二極管、雙極型晶體管和MOS電路組成，其工作原理是類似的。 圖6.16為一個簡單的44位MOS管ROM，采用單譯碼結構。兩位地址線A1、A0譯碼后可譯出四種狀態(tài)，輸出4條選擇線，分別選中4個單元，每個單元有4位輸出。,6.4 只讀存儲器(ROM),在圖中所示的矩陣中，行和列的交點，有的連有管子，有的沒有，這是工廠根據(jù)用戶提供的程序對芯片圖形(掩膜)進行二次光刻所決定的，所以稱為掩膜ROM。若地址線A1A0=00B，則選中0號單元，即字線0為高電平，若有管子與其相連(如位線2和0)，其相應的MOS管導通，位線輸出為0，而位線1和3

37、沒有管子與字線相連，則輸出為1。 故存儲器的內容取決于制造工藝，圖6.16存儲矩陣的內容如表6-2所示。,表6-2 掩膜ROM存儲矩陣的內容,6.4.2 可擦編程只讀存儲器(EPROM) 在實際工作中，一個新設計的程序往往需要經(jīng)歷調試、修改過程，如果將這個程序寫在ROM和PROM中，就很不方便了。EPROM是一種可以多次進行擦除和重寫的ROM。在EPROM中，信息的存儲是通過電荷分布來決定的，所以編程過程就是一個電荷聚集過程。編程結束后，盡管撤除了電源，但由于絕緣層的包圍，聚集的電荷無法泄露，因此電荷分布維持不變。,EPROM具有可修改性，在它的正面，有一個石英玻璃窗口，當用紫外線光源通過窗口

38、對它照射1520分鐘后，其內部電荷分布被破壞，聚集在各基本存儲電路中的電荷形成光電流泄露走，使電路恢復為初始狀態(tài)，片內所有位變?yōu)槿?，從而擦除了寫入的信息。經(jīng)擦除后的EPROM芯片可在EPROM編程器上寫入新的內容，即重新編程。 1. EPROM的存儲單元電路 通常EPROM存儲電路是利用浮柵MOS管構成的，又稱FAMOS管(Floating gate Avalanche Injection Metal-Oxide-Semiconductor，即浮柵雪崩注入MOS管)，其構造如圖6.17(a)所示。,該電路和普通P溝道增強型MOS管相似，只是浮柵管的柵極沒有引出端，而被SiO2絕緣層所包圍，稱

39、為“浮柵”。在原始狀態(tài)，該管柵極上沒有電荷，沒有導通溝道，D和S是不導通的。如果將源極和襯底接地，在襯底和漏極形成的PN結上加一個約24 V的反向電壓，可導致雪崩擊穿，產(chǎn)生許多高能量的電子，這些電子比較容易越過絕緣薄層進入浮柵。 注入浮柵的電子數(shù)量由所加電壓脈沖的幅度和寬度來控制，如果注入的電子足夠多，這些負電子在硅表面上感應出一個連接源漏極的反型層，使源漏極呈低阻態(tài)。當外加電壓取消后，積累在浮柵上的電子沒有放電回路，因而在室溫和無光照的條件下可長期地保存在浮柵中。,將一個浮柵管和MOS管串起來組成如圖6.17 (b)所示的存儲單元電路。于是浮柵中注入了電子的MOS管源漏極導通，當行選線選中該

40、存儲單元時，相應的位線為低電平，即讀取值為0，而未注入電子的浮柵管的源漏極是不導通的，故讀取值為1。在原始狀態(tài)，沒有經(jīng)過編程，浮柵中沒注入電子，位線上總是l。 消除浮柵電荷的辦法是利用紫外線光照射，由于紫外線光子能量較高，從而可使浮柵中的電子獲得能量，形成光電流從浮柵流入基片，使浮柵恢復初態(tài)。EPROM芯片上方有一個石英玻璃窗口，只要將此芯片放入一個靠近紫外線燈管的小盒中，一般照射10分鐘左右，讀出各單元的內容均為FFH，則說明該EPROM已擦除。,2. 典型EPROM芯片介紹 EPROM芯片有多種型號，如2716(2 K8 bit)、2732(4 K8 bit)、2764(8 K8 bit)

41、、27128(16 K8 bit)、27256(32 K8 bit)等。下面以2764A為例，介紹EPROM的性能和工作方式。 Intel 2764A有13條地址線，8條數(shù)據(jù)線，2個電壓輸入端Vcc和Vpp，一個片選端 ，此外還有輸出允許 和編程控制端 ，其功能框圖如圖6.18所示。,（1）讀方式 讀方式是2764A通常使用的方式，此時兩個電源引腳Vcc和Vpp都接至+5 V，PGM接至高電平，當從2764A的某個單元讀數(shù)據(jù)時，先通過地址引腳接收來自CPU的地址信號，然后使控制信號 、 都有效，于是經(jīng)過一個時間間隔，指定單元的內容即可讀到數(shù)據(jù)總線上。,Intel 2764A有六種工作方式，如表

42、6-3所示。,表6-3 2764A的工作方式選擇表,（2）備用方式 只要 為高電平，2764A就工作在備用方式，輸出端為高阻狀態(tài)，這時芯片功耗將下降，從電源所取電流由100 mA下降到40 mA。 （3）編程方式 這時，Vpp接+12.5 V，Vcc仍接+5 V，從數(shù)據(jù)線輸入這個單元要存儲的數(shù)據(jù)， 端保持低電平，輸出允許信號 為高，每寫一個地址單元，都必須在 引腳端給一個低電平有效，寬度為45 ms的脈沖。,流程如圖6.19所示。,（4）編程禁止 在編程過程中，只要使該片選 為高電平，編程就立即禁止。 （5）編程校驗 在編程過程中，為了檢查編程時寫入的數(shù)據(jù)是否正確，通常在編程過程中包含校驗操作

43、。在一個字節(jié)的編程完成后，電源的接法不變，但 為高電平， 、 均為低電平，則同一單元的數(shù)據(jù)就在數(shù)據(jù)線上輸出，這樣就可與輸入數(shù)據(jù)相比較，校驗編程的結果是否正確。,除了常使用的EPROM 2764外，還有許多高集成度EPROM芯片如27128、27256、27512等。由于工業(yè)控制計算機的發(fā)展，迫切需用電子盤取代硬盤，常把用戶程序、操作系統(tǒng)固化在電子盤(ROMDISK)上，這時要用27C010(128 K8 bit)、27C020(256 K8 bit)、27C040(512 K8 bit)大容量芯片。,6.4.3 電可擦只讀存儲器(EEPROM) EEPROM是一種在線（即不用拔下來）可編程只讀

44、存儲器，它能像RAM那樣隨機地進行改寫，又能像ROM那樣在掉電的情況下所保存的信息不丟失，即EEPROM兼有RAM和ROM的雙重功能特點。,一個EEPROM管子的結構示意圖如圖6.20所示。,它的工作原理與EPROM類似，當浮空柵上沒有電荷時，管子的漏極和源極之間不導電，若設法使浮空柵帶上電荷，則管子就導通。在EEPROM中，使浮空柵帶上電荷和消去電荷的方法與EPROM中是不同的。在EEPROM中漏極上面增加了一個隧道二極管，它在第二柵與漏極之間的電壓VG的作用下，可以使電荷通過它流向浮空柵（即起編程作用）；若VG的極性相反也可以使電荷從浮空柵流向漏極（起擦除作用）。而編程與擦除所用的電流是極

45、小的，可用極普通的電源供給VG。,EEPROM的另一個優(yōu)點是擦除可以按字節(jié)分別進行（不像EPROM擦除時把整個片子的內容全變?yōu)?）。字節(jié)的編程和擦除都只需要10ms。 下面以Intel 2816為例，說明EEPROM的基本特點和工作方式。,1. 2816的基本特點 2816是容量為2K8 bit的電擦除PROM，它的邏輯符號如圖6.21所示。 芯片的管腳排列與2716一致，只是在管腳定義上，數(shù)據(jù)線管腳對2816來說是雙向的，以適應讀寫工作模式。,2816的讀取時間為250 ns，可滿足多數(shù)微處理器對讀取速度的要求。2816最突出的特點是可以字節(jié)為單位進行擦除和重寫。擦或寫用 和 信號加以控制，

46、一個字節(jié)的擦寫時間為10ms。2816也可整片進行擦除，整片擦除時間也是10ms。無論字節(jié)擦除還是整片擦除均在機內進行。,2. 2816的工作方式 2816有六種工作方式，每種工作方式下各個控制信號所需電平如表6-4所示。,表6-4 2816的工作方式,從表中可見，除整片擦除外，和均為TTL電平，而整片擦除時電壓為+9+15 V，在擦或寫方式時Vpp均為+21 V的脈沖，而其它工作方式時電壓為+4+6 V。 （1）讀方式。在讀方式時，允許CPU讀取2816的數(shù)據(jù)。當CPU發(fā)出地址信號以及相關的控制信號后，與此相對應，2816的地址信號和 、 信號有效，經(jīng)一定延時，2816可提供有效數(shù)據(jù)。,（2

47、）寫方式。2816具有以字節(jié)為單位的擦寫功能，擦除和寫入是同一種操作，即都是寫，只不過擦除是固定寫1而已。因此，在擦除時，數(shù)據(jù)輸入是TTL高電平。在以字節(jié)為單位進行擦除和寫入時， 為低電平， 為高電平，從Vpp端輸入編程脈沖，寬度最小為9 ms，最大為70 ms，電壓為21 V。為保證存儲單元能長期可靠地工作，編程脈沖要求以指數(shù)形式上升到21 V。,（3）片擦除方式。當2816需整片擦除時，也可按字節(jié)擦除方式將整片2 KB逐個進行，但最簡便的方法是依照表6-4，將 和Vpp按片擦除方式連接，將數(shù)據(jù)輸入引腳置為TTL高電平，而使 引腳電壓達到915 V，則約經(jīng)10 ms，整片內容全部被擦除，即2

48、 KB的內容全為FFH。 （4）備用方式。當2816的 端加上TTL高電平時，芯片處于備用狀態(tài)， 控制無效，輸出呈高阻態(tài)。在備用狀態(tài)下，其功耗可降到55。,6.4.4 Flash存儲器 閃速存儲器（Flash Memory）是一種新型的半導體存儲器，由于它具有可靠的非易失性、電擦除性以及低成本，對于需要實施代碼或數(shù)據(jù)更新的嵌入式應用是一種理想的存儲器，而且它在固有性能和成本方面有較明顯的優(yōu)勢。,Intel公司的ETOXTM（EPROM溝道氧化物）閃速存儲器是以單晶體管EPROM單元為基礎的。因此閃速存儲器就具有非易失性，在斷電時它也能保留存儲內容，這使它優(yōu)于需要持續(xù)供電來存儲信息的易失性存儲器

49、。閃速存儲器的單元結構和它具有的EPROM基本特性使它的制造特別經(jīng)濟，在密度增加時保持可測性，并具有可靠性，這幾方面綜合起來的優(yōu)勢是目前其它半導體存儲器技術所無法比擬的。,與EPROM只能通過紫外光線照射實施擦除的特點不同，閃速存儲器可實現(xiàn)大規(guī)模電擦除。閃速存儲器的擦除功能可迅速清除整個器件中所有內容，這一點優(yōu)于傳統(tǒng)的可修改字串的E2PROM。Intel的ETOX處理制造出的器件可重復使用，可以被擦除和重新編程幾十萬次而不會失效。在文件需經(jīng)常更新的可重復編程應用中這顯然是一種獨有的性能。,閃速存儲器是一種低成本、高可靠性的讀寫非易失性存儲器。從功能上講，由于其隨機存取的特點，閃速存儲器也可看作

50、是一種非易失的ROM，因此它成為能夠用于程序代碼和數(shù)據(jù)存儲的理想媒體。 閃速存儲器展示出了一種全新的個人計算機存儲器技術。作為一種高密度、非易失的讀寫半導體技術，它特別適合作固態(tài)磁盤驅動器；或以低成本和高可靠性替代電池支持的靜態(tài)RAM。由于便攜式系統(tǒng)既要求低功耗、小尺寸和耐久性，又要保持高性能和功能的完整，該技術的固有優(yōu)勢就十分明顯。它突破傳統(tǒng)的存儲器體系，改善了現(xiàn)有存儲器的特性。,閃速存儲器的主要特點： 1固有的非易失性。它不同于靜態(tài)RAM，不需要備用電池來確保數(shù)據(jù)存留，也不需要磁盤作為動態(tài)RAM的后備存儲器。 2經(jīng)濟的高密度。Intel的1M位閃速存儲器的成本按每位計要比靜態(tài)RAM低一半以

51、上（不包括靜態(tài)RAM電池的額外花費和占用空間）。閃速存儲器的成本僅比容量相同的動態(tài)RAM稍高，但卻節(jié)省了輔助存儲器的額外費用和空間。,3可直接執(zhí)行。由于省去了從磁盤到RAM的加載步驟，查詢或等待時間僅決定于閃速存儲器，用戶可充分享受程序和文件的高速存取以及系統(tǒng)的迅速啟動。 4固態(tài)性能。閃速存儲器是一種低功耗、高密度且沒有移動部分的半導體技術。便攜式計算機不再需要消耗電池以維持磁盤驅動器運行，或由于磁盤組件而額外增加體積和重量。用戶不必再擔心工作條件變壞時磁盤會發(fā)生故障。,總之，Intel閃速存儲器的出現(xiàn)帶來了固態(tài)大容量存儲器的革命。Intel公司推出了一系列的閃速存儲器作為便攜式個人計算機的綜

52、合存儲卡，如：iMC001FLKA 1MB閃速存儲卡、iMC002FLKA 2MB閃速存儲卡、iMC004FLKA 4MB閃速存儲器等。,6.5.1 連接時應注意的問題 在微型計算機中，CPU對存儲器進行讀寫操作，首先由地址總線給出地址信號，然后發(fā)出讀寫控制信號，最后才能在數(shù)據(jù)總線上進行數(shù)據(jù)的讀寫。所以，CPU與存儲器連接時，地址總線、數(shù)據(jù)總線和控制總線都要連接。其連接結構圖如下圖6.22所示。,6.5 CPU與存儲器的連接,主存儲器與CPU連接方式有多種形式，在連接時應注意 以下3個問題。,1. CPU總線的帶負載能力 CPU在設計時，一般輸出線的帶負載能力為1個TTL?，F(xiàn)在存儲器為MOS管

53、，直流負載很小，主要是電容負載，在簡單系統(tǒng)中，CPU可直接與存儲器相連；而在較大系統(tǒng)中，可加驅動器再與存儲器相連。其結構如圖6.23所示。,2.速度匹配與時序控制 CPU的取指周期和對存儲器讀寫都有固定的時序，由此決定了對存儲器存取速度的要求。具體地說，CPU對存儲器進行讀操作時，CPU發(fā)出地址和讀命令后，存儲器必須在限定時間內給出有效數(shù)據(jù)。而當CPU對存儲器進行寫操作時，存儲器必須在寫脈沖規(guī)定的時間內將數(shù)據(jù)寫入指定存儲單元，否則就無法保證迅速準確地傳送數(shù)據(jù)。,3. 數(shù)據(jù)通路匹配 在各種微型計算機系統(tǒng)中，字長有8位、16位或32位之分，可是存儲器均以字節(jié)為基本存儲單元，如欲存儲一個16位或32

54、位數(shù)據(jù)，就要放在連續(xù)的幾個內存單元中，這種存儲器稱為“字節(jié)編址結構”。8086、80386 CPU是把16位或32位數(shù)的低字節(jié)放在低地址(偶地址)存儲單元中。 此外，內存又分為ROM區(qū)和RAM區(qū)，而RAM區(qū)又分為系統(tǒng)區(qū)和用戶區(qū)，所以內存地址分配是一個重要問題。,6.5.2 存儲器的譯碼方法 存儲器芯片與CPU地址總線的連接方式，必須滿足對這些芯片所分配的地址范圍的要求。CPU發(fā)出的地址信號必須實現(xiàn)兩種選擇：首先對存儲器芯片的選擇，使相關芯片的片選端為有效；然后在選中的芯片內部再選擇某一存儲單元，這稱為字選。片選信號和字選信號均由CPU發(fā)出的地址信號經(jīng)譯碼產(chǎn)生。片選信號由存儲器芯片的外部譯碼電路

55、產(chǎn)生，這部分譯碼電路需要用戶設計。下面介紹外部譯碼電路的兩種譯碼方法。,1. 線性選擇法 這種方法直接用CPU地址總線中某一高位線作為存儲器芯片的片選信號，簡稱為線選法。線選法的優(yōu)點是連接簡單，片選信號的產(chǎn)生不需要復雜的邏輯電路，只用一條地址線就可產(chǎn)生有效的 。 例如計算機系統(tǒng)，共有16條地址，現(xiàn)只需接入12KB的內存儲器，其中存儲芯片容量為4K8，可以確定片內地址選線為12條，用A0A11充當。若用A12作為一個片選信號，選擇的存儲芯片作為第一組；用A13作片選時，選擇的存儲芯片作為第二組； A14作片選時，選擇的存儲芯片作為第三組。這時，選擇的地址已經(jīng)不再連續(xù)。,其主要結構特點如圖6.24

56、所示。,地址的多義性 (1)另外，比如A12作片選時，是將A12作為高電平考慮的，其它引腳的狀態(tài)與A12的狀態(tài)無關，電路對參與片選的引腳間無任何控制和約束。因此，當某一引腳的狀態(tài)確定時，其它引腳為高電平或者低電平，不會影響當前的芯片選擇。 (2) A15的問題,當采用線選法時，若低位地址線用于字選，高位地址線用作片選，當高位地址未全部用完、而又沒有對其控制時，會出現(xiàn)地址的不連續(xù)性和多義性，這是線選法的兩大缺點。線選法還有另一種局限，即使所有高位地址線都用作片選，其能尋址的存儲空間也十分有限(即還是不連續(xù))。在大系統(tǒng)中，線選法有限的尋址能力限制了存儲器系統(tǒng)的擴展，這也是它的一個弱點。因此，為避免

57、地址的不連續(xù)性和多義性、加強系統(tǒng)存儲器的擴展能力，全尋址方法譯碼法在應用中被普遍采用。,2. 全譯碼法 全譯碼法將高位地址線全部作為譯碼器的輸入，用譯碼器的輸出作片選信號。在這種尋址方法中，低位地址線用作字選，與芯片的地址輸入端直接相連；高位地址線全部連接進入譯碼電路，用來生成片選信號。這樣，所有的地址線均參與片內或片外的地址譯碼，不會產(chǎn)生地址的多義性和不連續(xù)性。在全譯碼方式中，譯碼電路的核心常用一塊譯碼器充當，例如前面介紹的74LS-138或者其它譯碼器等。全譯碼法的主要結構特點如圖6.25所示。,通過對全譯碼方式與線選譯碼的比較，可以看出同樣的地址線參與譯碼選擇，使用全譯碼方式可以獲得最大

58、的存儲空間連接，如圖中16根地址線可以連接64K的存儲空間，消除了線選方式地址的不連續(xù)性和多義性。而線選方式只能根據(jù)參加片選的地址線數(shù)選擇幾組芯片。,補充例題：某微型計算機系統(tǒng)采用全譯碼方式，用4片6264（8K*8bit）的芯片構成，地址范圍是80000H-87FFFH. 采用全譯碼法結構示意圖如下圖所示。,從上圖可以看出，地址總線A0-A12直接和芯片地址線相連，作為字選。A13-A19通過譯碼器，產(chǎn)生4個片選信號，分別和4個芯片的片選信號相連。4個存儲芯片在內存中的地址分配如下： 第一片： A19-A13 1000 000,地址范圍 80000H-81FFFH 第二片：A19-A13 1

59、000 001地址范圍82000H-83FFFH 第三片：A19-A13 1000 010地址范圍84000H-85FFFH 第二片：A19-A13 1000 011地址范圍86000H-87FFFH,3.混合譯碼法 混合譯碼法是從地址總線中沒有參加片內譯碼的高位地址線中取出部分引腳線，將這些地址線一部分通過譯碼器，一部分直接參與線性譯碼直接作為芯片的片選信號。這種方法實際上是線性譯碼與全譯碼方式的結合，其特點與線選譯碼方式是相同的。,圖6.26中同樣16根地址線只能連接24K的存儲地址空間。,6.5.3存儲器與CPU的連接 1. 存儲器分體結構 在存儲器連接時，既要考慮微型計算機的字長，又要考慮微型計算機的數(shù)據(jù)通路寬度?，F(xiàn)代計算機的存儲器是與其數(shù)據(jù)總線數(shù)相匹配的，即數(shù)據(jù)通路匹配問題。微型計算機的存儲單元是以字節(jié)為單位的，能夠存放一個8位的二進制數(shù)據(jù)。,如果CPU只有8位的數(shù)據(jù)總線，根據(jù)數(shù)據(jù)通路匹配原則，與其相聯(lián)接的整個存儲器作為一個存儲體，CPU訪問存儲器一次