NEW07_第七章 微機(jī)總線與接口技術(shù)_PART2.ppt

1、PC總線或XT總線、第三節(jié)ISA總線、數(shù)據(jù)寬度為8位的ISA總線由62條信號(hào)線組成，在a、b面、AT總線、PC總線的基礎(chǔ)上又添加了36條信號(hào)線，添加了c、d面、7.3.1 ISA總線的特征。 特征1:1k字節(jié)的I/O地址空間(0000H03FFH) 24位存儲(chǔ)器地址8位或16位數(shù)據(jù)訪問15級(jí)硬件中斷7級(jí)DMA通道產(chǎn)生I/O等待狀態(tài)DRAM刷新控制器、帶處理器的智能接口控制卡成為ISA總線的主設(shè)備， 7.3.1 ISA總線的特征3:8種總線周期8位或16位內(nèi)存讀取周期8位或16位內(nèi)存寫入周期8位或16位I/O寫入周期中斷請(qǐng)求和中斷響應(yīng)周期DMA周期存儲(chǔ)器ISA總線信號(hào)、ISA總線信號(hào)、(1)CL

2、K (輸出(2)RESET DRV (輸出):復(fù)位驅(qū)動(dòng)信號(hào)，高電平有效，在接通電源或切斷電源時(shí)復(fù)位系統(tǒng)。 (3)SA0SA19 (輸入輸出):系統(tǒng)內(nèi)存和I/O設(shè)備尋址時(shí)使用的系統(tǒng)地址總線。 (4)LA17LA23 (輸入和輸出):這些地址信號(hào)為非鎖定信號(hào)，其中LA17LA18為SA17SA18的非鎖定信號(hào)，向系統(tǒng)提供最大16MB的尋址能力。 這些在“BALE”為高電平時(shí)有效。 (5)SD0SD15 (輸入輸出):系統(tǒng)數(shù)據(jù)總線信號(hào)。 (6)門(輸出):用于在下降時(shí)鎖存地址信號(hào)sa 0到sa 19的緩沖器的地址鎖存使能信號(hào)。 在DMA周期中，BALE變?yōu)楦唠娖健?(7)/IOCHCK (輸入):I

3、/O通道檢查信號(hào)。 此信號(hào)表示低電平有效，并且I/O通道上的設(shè)備存在奇偶校驗(yàn)錯(cuò)誤。 8)I/O CH RDY (輸入):I/O通道的準(zhǔn)備已經(jīng)做好了。 該信號(hào)可通過存儲(chǔ)器或I/O裝置導(dǎo)出到低電平，存儲(chǔ)器或I/O的讀寫周期可延長(zhǎng)。 維持低電平的時(shí)間不得超過2.5s。 7.3.2 ISA總線信號(hào)、(9)IRQ3IRQ7、IRQ9IRQ12、IRQ14IRQ15 (輸入):中斷請(qǐng)求信號(hào)、高電平有效。 I/O設(shè)備用于向CPU發(fā)送中斷請(qǐng)求信號(hào)。 這些優(yōu)先級(jí)為(最高) 9、10、11、12、14、15、3、4、5、6、7 (最低)。 (10)/IOR (輸入輸出):I/O讀取信號(hào)。 該信號(hào)低電平有效，并命令

4、I/O設(shè)備將該數(shù)據(jù)傳輸至數(shù)據(jù)總線。 (11)/IOW (輸入輸出):I/O寫入信號(hào)。 此信號(hào)為低電平有效，指示I/O設(shè)備從數(shù)據(jù)總線讀取數(shù)據(jù)。 (12)/SMEMR (輸出):系統(tǒng)存儲(chǔ)器讀取信號(hào)。 該信號(hào)低電平有效，命令存儲(chǔ)器向數(shù)據(jù)總線傳輸數(shù)據(jù)。 此信號(hào)僅在內(nèi)存地址位于地址空間的最低1MB范圍內(nèi)時(shí)有效。 (13)/MEMR (輸入輸出):存儲(chǔ)器讀取信號(hào)。 該信號(hào)在低電平有效，命令存儲(chǔ)器將數(shù)據(jù)傳輸至數(shù)據(jù)總線，該信號(hào)在整個(gè)存儲(chǔ)器的讀出周期中有效。 (14)/SMEMW (輸出):系統(tǒng)內(nèi)存寫入信號(hào)。 該信號(hào)低電平有效，命令存儲(chǔ)器將數(shù)據(jù)總線上的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)單元中。 此信號(hào)僅在內(nèi)存地址位于地址空間的最低

5、1MB范圍內(nèi)時(shí)有效。 (15)/MEMW (輸入輸出):存儲(chǔ)器寫入信號(hào)。 該信號(hào)在低電平有效，命令存儲(chǔ)器將數(shù)據(jù)總線上的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)單元中，該信號(hào)在整個(gè)存儲(chǔ)器的讀出周期中有效。 (16)DRQ0DRQ3、DRQ5DRQ7(輸入):DMA請(qǐng)求信號(hào)、高電平有效。 該信號(hào)是I/O信道上的設(shè)備對(duì)DMA服務(wù)請(qǐng)求的異步信道請(qǐng)求信號(hào)，DRQ0DRQ3用于8位數(shù)據(jù)傳輸。 DRQ5DRQ7用于16位數(shù)據(jù)傳輸。 DRQ4在系統(tǒng)主板上使用。 DRQ線路必須保持在高電平，直到對(duì)應(yīng)的DACK線路生效為止。 這些優(yōu)先級(jí)為(最高) 0、1、2、3、5、6、7 (最低)。 (17)/DECK0/DECK3、/DECK5/DE

6、CK7(輸出):DMA應(yīng)答信號(hào)。 這是對(duì)DRQ0DRQ3、DRQ5DRQ7的響應(yīng)信號(hào)，它們?cè)诘碗娖较掠行А?(18)AEN (輸出):DMA地址許可信號(hào)。 啟用此信號(hào)后，DMA控制器將控制地址總線、內(nèi)存和I/O讀取/寫入命令行。(19)/REFRESH (輸入輸出):存儲(chǔ)器刷新信號(hào)。 該信號(hào)的低電平有效，并被用于指示一個(gè)存儲(chǔ)器更新周期。 (20)T/C (輸出):計(jì)數(shù)結(jié)束信號(hào)。 任意一個(gè)DMA通道的計(jì)數(shù)器計(jì)數(shù)結(jié)束時(shí)發(fā)生脈沖。 (21)SBHE (輸入):系統(tǒng)總線高速使能信號(hào)表示數(shù)據(jù)總線SD8SD15處于高速傳送中。 (22 ) /主機(jī)(輸入):主機(jī)信號(hào)。 此信號(hào)在低級(jí)別有效，并且與由I/O通道

7、上的處理器控制的DRQ線配合使用以控制系統(tǒng)。 I/O處理器可以首先輸出DRQ請(qǐng)求信號(hào)，并且一旦接收到對(duì)應(yīng)的DACK響應(yīng)信號(hào)，那么I/O處理器就輸出MASTER信號(hào)，以指示可以控制系統(tǒng)的地址線、數(shù)據(jù)線和控制線。 此信號(hào)保持低電平的時(shí)間不要超過15s。 否則，可能會(huì)因刷新不足而導(dǎo)致系統(tǒng)內(nèi)存丟失信息。 (23)/MEMCS16 (輸入、集電極開路):存儲(chǔ)器16位芯片選擇信號(hào)。 該信號(hào)的低電平指示有效并且當(dāng)前數(shù)據(jù)傳輸是具有1個(gè)等待狀態(tài)的16位存儲(chǔ)周期。 (24)/IOCS16 (輸入、集電極開路):16 I/O位芯片選擇信號(hào)。 該信號(hào)表示低電平有效，當(dāng)前數(shù)據(jù)傳輸是具有1個(gè)等待狀態(tài)的16位I/O周期。 (25)OSC (輸出):這是14.31818MHz的振蕩信號(hào)。 (26)OWS (輸入、開路收集器) :是向CPU通知當(dāng)前總線