ADC入門基礎(chǔ)知識(shí).ppt

1、1,目錄,1、ADC是什么 2、背景、發(fā)展 3、現(xiàn)狀 4、發(fā)展方向 5、ADC的基本框架 6、Nyquist采樣定理 7、ADC的輸入輸出 8、ADC的性能參數(shù) 9、CMOS ADC 的結(jié)構(gòu) 10、pipeline ADC 11、集成電路的設(shè)計(jì)方法,2,ADC是什么,ADC：模擬數(shù)字轉(zhuǎn)換器 模擬數(shù)字轉(zhuǎn)換器和數(shù)字模擬轉(zhuǎn)換器是模擬系統(tǒng)和數(shù)字系統(tǒng)之間的橋梁，是現(xiàn)代微電子數(shù)字通訊系統(tǒng)中非常重要的模塊。,3,背景、發(fā)展,隨著CMOS制作工藝的迅猛發(fā)展，越來(lái)越多的信號(hào)被移到數(shù)字領(lǐng)域來(lái)處理，從而達(dá)到降低成本，降低功耗，提高速度的目的。 這就使我們迫切需要一種低功耗、低電壓而且能夠用標(biāo)準(zhǔn)深亞微米技術(shù)實(shí)現(xiàn)的AD

2、C。,4,現(xiàn)狀,國(guó)內(nèi)在高性能芯片的研究和設(shè)計(jì)方面還比較落后,這就造成了各種高性能芯片的巨大需求和國(guó)內(nèi)芯片產(chǎn)業(yè)落后之間的巨大矛盾。而且,由于一些高端芯片產(chǎn)品受到國(guó)外的進(jìn)口限制,這對(duì)我國(guó)國(guó)防現(xiàn)代化發(fā)展以及民用電子通信工業(yè)的發(fā)展非常不利。這就迫使我們必須自己研究設(shè)計(jì)出高速、高精度的模數(shù)轉(zhuǎn)換器。,5,發(fā)展方向,在未來(lái),模數(shù)轉(zhuǎn)換芯片的主要發(fā)展方向是 1、高分辨率 2、高轉(zhuǎn)換速度 3、低功耗 4、單電源低電壓 5、單片化,6,高分辨率,高分辨率：目前分辨率最高可以達(dá)到 31 bit（TI公司的ADS1282）10bit及以上分辨率的A/D轉(zhuǎn)換電路，它所達(dá)到的精度超過(guò)了現(xiàn)在工藝能實(shí)現(xiàn)的最大電容匹配，所以必須

3、采用一定的校正措施。校正技術(shù)分為：,7,高轉(zhuǎn)換速度,A/D轉(zhuǎn)換電路的速度主要是受運(yùn)放建立時(shí)間和比較器響應(yīng)速度的影響。因此必須優(yōu)化單級(jí)電路的建立特性，提高運(yùn)放的增益可以保證系統(tǒng)精度的同時(shí)確保運(yùn)放的大寬帶、提高運(yùn)放的壓擺率設(shè)計(jì)、壓擺區(qū)和線性建立區(qū)的合理分割等。目前國(guó)際上已經(jīng)產(chǎn)品化的 ADC 采樣速率最高可以達(dá)到 2.2GSPs（Maxiam公司的 MAX109）,8,矛盾與解決,在集成電路設(shè)計(jì)中，速度和精度兩者相互對(duì)立：如果追求高速度，就必須降低精度，比如 Maxiam 公司的MAX109，采樣速率達(dá)到 2.2 GSPs，但分辨率只有 8bit；如果追求高精度，就必須降低速度，如 TI 公司的 A

4、DS1282，分辨率達(dá)到 31 bit，但采樣速率只有 4KSPs；然而最常見的情況是根據(jù)不同的應(yīng)用在兩者之間進(jìn)行折中。 我國(guó)從 70 年代開始研制 ADC，至今已經(jīng)有 8 bit、10 bit、12 bit、14 bit 的 ADC產(chǎn)品，但產(chǎn)品性能還遠(yuǎn)遠(yuǎn)達(dá)不到高端應(yīng)用的要求，與國(guó)外水平相差甚遠(yuǎn)；高端 ADC還處于高校和研究所的研究開發(fā)階段。,9,低功耗、低電壓、單片化,單元電路的一些優(yōu)化設(shè)計(jì)也可以降低功耗，如動(dòng)態(tài)偏置、開關(guān)電容動(dòng)態(tài)共模反饋以及動(dòng)態(tài)比較器等。低電壓是現(xiàn)在應(yīng)用發(fā)展的一個(gè)趨勢(shì)，主要有運(yùn)放的rail-to-rail設(shè)計(jì)、模擬開關(guān)的電壓自舉等方法。,10,ADC的基本框架,11,Nyq

5、uist 采樣定理,Nyquist 采樣定理: 其中， 是輸入信號(hào)的頻率 是采樣頻率 被采樣的信號(hào)只有在滿足采樣定理的情況下,才能夠被重構(gòu)還原。,12,ADC的輸入輸出,下圖是3位ADC的理想輸入輸出曲線。,13,ADC的性能參數(shù),ADC 的性能參數(shù)主要有： 分辨率（Resolution） 微分非線性（Differential Nonlinearity簡(jiǎn)稱 DNL） 積分非線性（Integral Nonlinearity 簡(jiǎn)稱 INL） 失調(diào)誤差 增益誤差 信噪比（Signal to Noise Ratio） 無(wú)雜散動(dòng)態(tài)范圍（Spurious Free Dynamic Range 簡(jiǎn)稱 SFD

6、R） 總諧波失真（Total Harmonic Distortion，THD） 轉(zhuǎn)換速度,14,分辨率（Resolution）,ADC的分辨率是指轉(zhuǎn)換器所能分辨的最小量化信號(hào)的能力。對(duì)于一個(gè)二進(jìn)制N位分辨率的ADC,假設(shè)滿擺幅的輸入范圍為 ,所能分辨的最小電平則為 同時(shí),分辨率通常隨著噪聲和非線性的增加而下降,因此,描述ADC真正的分辨率還應(yīng)包括噪聲和非線性。,15,微分非線性誤差（DNL）,16,積分非線性誤差（INL）,17,失調(diào)誤差,失調(diào)誤差：零輸入時(shí)轉(zhuǎn)換器輸入輸出特性曲線的偏移。,18,增益誤差,增益誤差：滿量程輸出時(shí)，實(shí)際的模擬輸入信號(hào)和理想的模擬輸入信號(hào)間的差值。增益誤差使傳輸特性

7、曲線繞坐標(biāo)原點(diǎn)相對(duì)于理想特性曲線發(fā)生了一定角度的偏移。,19,信噪比,信噪比指輸出信號(hào)功耗和噪聲功耗間的比值，用表示。 其中，信號(hào)是指頻譜圖中基波分量的有效值，噪聲總能量信號(hào)能量和諧波的能量。理想的噪聲主要來(lái)自量化噪聲。對(duì)于正弦輸入信號(hào)，信噪比的理論最大值為： 其中，N是ADC的位數(shù)。,20,信噪失真比,信噪失真比：基本的信號(hào)功耗與所有諧波失真，混疊諧波以及所有的噪聲功耗之和的比值。它是衡量模數(shù)轉(zhuǎn)換器最重要的指標(biāo)。與輸入信號(hào)頻率、幅度等因素有關(guān)。,21,無(wú)雜散動(dòng)態(tài)范圍,22,總諧波失真（Total Harmonic Distortion）,總諧波失真：整個(gè)頻帶中各次諧波的功率之和。,23,轉(zhuǎn)換

8、速度,轉(zhuǎn)換速度是指 ADC 每秒將輸入的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的次數(shù)，其單位為 ksps 或 Msps（kilo/Million Samples per Second）。,24,CMOS ADC 的結(jié)構(gòu),CMOS ADC 的結(jié)構(gòu)有很多種，其中主要包括 Flash ADC 兩步式ADC 逐次逼近型ADC -ADC Pipeline ADC,25,Flash ADC 的基本架構(gòu)以及工作原理,全并行ADC（Flash ADC）原理： 假如一個(gè)n位的全并行結(jié)構(gòu)ADC，通常是由 個(gè)并行比較器， 個(gè)參考電壓及二進(jìn)制譯碼電路組成。基準(zhǔn)間隔是 即一個(gè)LSB。每一個(gè)比較器對(duì)輸入信號(hào)進(jìn)行采樣，并把輸入信號(hào)與相對(duì)應(yīng)

9、的參考電壓相比較，后將比較結(jié)果輸入到優(yōu)先編碼的編碼電路進(jìn)行編碼，最終輸出N位的二進(jìn)制編碼。,26,Flash A/D轉(zhuǎn)換器結(jié)構(gòu)圖,全并行A/D轉(zhuǎn)換器結(jié)構(gòu)圖 3bit FlashADC 的基本框架,27,Flash ADC優(yōu)缺點(diǎn),全并行結(jié)構(gòu)的ADC實(shí)現(xiàn)一次轉(zhuǎn)換只需要整個(gè)電路比較一次,所以其轉(zhuǎn)換速率非常快。 但對(duì)于一個(gè)n位的全并行結(jié)構(gòu)ADC,它需要 個(gè)并行比較器和參考電壓,隨著ADC位數(shù)的提高,其電路復(fù)雜程度會(huì)隨著指數(shù)上升。因此,這種結(jié)構(gòu)主要用來(lái)設(shè)計(jì)高速、中低分辨率（6bit）的ADC。,28,兩步式模數(shù)轉(zhuǎn)換器,兩步式模數(shù)轉(zhuǎn)換器是由一個(gè)兩級(jí)位數(shù)相同的Flash ADC(分別用于高位和低位量化)。一

10、個(gè)D/A轉(zhuǎn)換器和一個(gè)減法器構(gòu)成。 兩步式模數(shù)轉(zhuǎn)換器的工作原理為: 第一步,采樣保持電路輸入信號(hào),在保持階段,第一個(gè)Flash ADC對(duì)輸入信號(hào)進(jìn)行量化,產(chǎn)生高位的數(shù)據(jù),然后這個(gè)數(shù)據(jù)通過(guò)一個(gè)D/A轉(zhuǎn)換器轉(zhuǎn)換回模擬量,并與輸入的模擬信號(hào)相減。 第二步,相減所得的余量被送入第二季Flash ADC中進(jìn)行量化,并產(chǎn)生低位的數(shù)據(jù)。 最終的輸出結(jié)果是由高位的數(shù)據(jù)和低位的數(shù)據(jù)組合而成。,29,兩步式A/D轉(zhuǎn)換器結(jié)構(gòu)圖,30,兩步式模數(shù)轉(zhuǎn)換器的優(yōu)缺點(diǎn),兩步式ADC的轉(zhuǎn)換時(shí)間比全并行ADC的轉(zhuǎn)換時(shí)間長(zhǎng),但相對(duì)于其他結(jié)構(gòu)的ADC而言,還是非常快的。 對(duì)于一個(gè)n位分辨率的模數(shù)轉(zhuǎn)換器,兩步式ADC只需要 個(gè)比較器,這

11、遠(yuǎn)遠(yuǎn)少于全并行ADC所需要的比較器。大大節(jié)省了芯片的功耗和面積。 與全并行ADC相比,兩步式ADC還增加了一個(gè)DAC和一個(gè)減法器。這樣可以在減法器后面增加一個(gè)剩余信號(hào)放大器以避免過(guò)小的剩余信號(hào),通常選擇增益為 的運(yùn)算放大器來(lái)簡(jiǎn)化設(shè)計(jì),這樣做的好處可以使兩個(gè)并行轉(zhuǎn)換器共用相同的參考電壓。,31,逐次逼近型ADC,逐次逼近型ADC也被稱為二進(jìn)制搜索ADC,它是用一個(gè)高速高精度的比較器將模擬輸入信號(hào)與前一次得到的模數(shù)轉(zhuǎn)換結(jié)果通過(guò)DAC后的輸出相比較,以此來(lái)得到從MSB到LSB的每一位。逐次逼近型ADC除了需要一個(gè)比較器外,還要包含一個(gè)采樣保持電路、一個(gè)逐次逼近寄存器(SAR)和一個(gè)數(shù)模轉(zhuǎn)換器(DAC

12、)。逐次逼近型ADC的結(jié)構(gòu)如下圖所示。,32,逐次逼近型ADC結(jié)構(gòu)圖,33,逐次逼近型ADC的適用系統(tǒng),逐次逼近型ADC的轉(zhuǎn)換周期是從采樣模擬信號(hào)開始的,采樣值與DAC初始化輸出結(jié)果相減,輸出的差被比較器量化,該比較器通過(guò)輸出的結(jié)果指示SAR增加還是減小DAC的輸出,然后輸入采樣減去新的DAC輸出,該過(guò)程一直重復(fù),直到滿足所要求的精度為止。 逐次逼近型ADC完成n位數(shù)字轉(zhuǎn)換需要N個(gè)時(shí)鐘周期來(lái)完成。因此,當(dāng)分辨率提高時(shí),轉(zhuǎn)換器的速度就會(huì)相應(yīng)的降低。 逐次逼近型ADC的靜態(tài)誤差會(huì)受到DAC線性度的限制,通過(guò)校準(zhǔn)或者微調(diào)DAC可以獲得非常高的分辨率。 因此逐次逼近型ADC常用于高分辨率、低速的系統(tǒng)及

13、設(shè)備。,34,-ADC,-ADC線性度很高,但同時(shí)對(duì)器件的匹配要求不高。-ADC通常由一個(gè)積分器、一個(gè)比較器、一個(gè)1位的DAC和一個(gè)數(shù)字濾波器構(gòu)成,其結(jié)構(gòu)如下圖。-ADC首先將輸入信號(hào)與DAC輸出相減得到一個(gè)差值,這個(gè)差值通過(guò)積分器積分,得到的電壓值通過(guò)比較器與基準(zhǔn)電壓進(jìn)行比較,從而得到一位數(shù)字輸出。然后,這個(gè)數(shù)字量作為DAC的輸入進(jìn)入下一個(gè)轉(zhuǎn)換周期。,35,-型ADC結(jié)構(gòu)圖,36,-ADC的優(yōu)缺點(diǎn)及應(yīng)用,-ADC實(shí)際上是以最低的分辨率(l位)來(lái)實(shí)現(xiàn)模擬信號(hào)的數(shù)字化。為了提高分辨率,要再對(duì)比較器的輸出進(jìn)行數(shù)字濾波。它的最高分辨率現(xiàn)在可以達(dá)到24位,但這卻是以犧牲速度換取的。每輸出一次完整的結(jié)果

14、,都需要對(duì)輸入信號(hào)采樣很多次。 -ADC的特點(diǎn)是模擬電路的比例小,對(duì)模擬電路的要求降低,結(jié)構(gòu)比較簡(jiǎn)單。-ADC現(xiàn)在主要是應(yīng)用在音頻、圖像處理和ADSL通信等領(lǐng)域。,37,pipeline,pipeline ADC的系統(tǒng)結(jié)構(gòu)示意圖 pipeline ADC的基本單元 Pipeline ADC（1bit） Pipeline ADC（1.5bit） Pipeline ADC 的優(yōu)缺點(diǎn),38,Pipeline ADC的系統(tǒng)結(jié)構(gòu)示意圖,39,pipeline ADC的基本單元,采樣保持電路（S/H） 子電路 電路（乘法數(shù)模轉(zhuǎn)換器） 誤差校正電路 基準(zhǔn)源 時(shí)鐘電路 數(shù)字編碼電路,40,采樣保持電路,采樣保

15、持電路,41,采樣開關(guān),42,三種機(jī)制產(chǎn)生誤差,1、溝道電荷注入 2、時(shí)鐘饋通 3、KT/C噪聲,43,溝道電荷注入,44,時(shí)鐘饋通,45,KT/C噪聲,46,誤差的消除,以上誤差的存在，對(duì)于高速高精度 Pipeline ADC 來(lái)說(shuō)是很不利的，因此需要采取一定措施來(lái)減小。 減小電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)引起的誤差的方法有很多種，用得較多的有兩種：采用虛擬開關(guān)和采用全差分采樣電路。 虛擬開關(guān)將溝道電荷和時(shí)鐘饋通引起的電荷變化用另一晶體管來(lái)消除； 差分電路將這些誤差轉(zhuǎn)換為共模干擾來(lái)減小其影響，但需要系統(tǒng)有較高的共模抑制比和使 KT/C 噪聲增加到原來(lái)的兩倍，這可以通過(guò)增加采樣電容大小來(lái)減小，但會(huì)

16、增加功耗。,47,子電路示意圖,48,子電路的組成,參考電壓發(fā)生器 比較器 編碼電路,49,參考電壓發(fā)生器,基準(zhǔn)源 分壓電路,50,比較器,使用開環(huán)運(yùn)算放大器作為比較器 采用前置放大器+鎖存放大器的預(yù)放大鎖存比較器 直接采用鎖存比較器,51,預(yù)放大鎖存比較器,52,比較器的誤差,比較器的主要誤差為失調(diào)和噪聲。 其中失調(diào)主要是鎖存放大器中元件的不匹配造成的，特別是動(dòng)態(tài)鎖存器，其失調(diào)很容易達(dá)到 100mV 左右。 噪聲方面主要有回饋噪聲和熱噪聲?；仞佋肼暿侵赣捎诒容^器輸出端的電壓的快速變化通過(guò)寄生電容耦合到輸入端，使得輸入信號(hào)產(chǎn)生較大的毛刺，這些毛刺即為回饋噪聲。它可以通過(guò)將輸出與輸入進(jìn)行隔離來(lái)降

17、低耦合作用來(lái)削弱。,53,MDAC 電路,54,誤差校正電路,誤差校正電路主要有模擬誤差校正電路和數(shù)字誤差校正兩種。 模擬誤差校正往往采用模擬輔助電路（一般為運(yùn)放）來(lái)對(duì)誤差進(jìn)行存儲(chǔ)和校正，這種方法由于加入了運(yùn)放，因此會(huì)較明顯地增加功耗，而且模擬輔助電路由于本身的非理想因素，也可能會(huì)引入新的誤差。當(dāng)設(shè)計(jì)不合理時(shí)，最終誤差可能會(huì)比沒有加入模擬誤差校正前還大。,55,誤差校正電路,數(shù)字誤差校正又有冗余位數(shù)字誤差校正和數(shù)字后臺(tái)誤差校正兩種校正方法，它采用數(shù)字電路實(shí)現(xiàn)，使得其功耗相比于模擬誤差校正大大降低。 數(shù)字誤差校正電路可以在一定范圍內(nèi)校正比較器失調(diào)產(chǎn)生的誤差、MDAC 的級(jí)間增益誤差、電容失配引起

18、的誤差等誤差，可以提高系統(tǒng)線性度。 在如今的高精度Pipeline ADC 系統(tǒng)中數(shù)字誤差校正電路已經(jīng)成為一個(gè)不可缺少的組成部分。,56,普通 2 位子 ADC 的傳輸特性曲線,57,有冗余位校正的 2 位子 ADC 的傳輸特性曲線,58,Pipeline ADC（1bit）,下圖1是一個(gè)每級(jí)分辨率是 1 位的 Pipeline ADC 結(jié)構(gòu)圖。這種 N 位 ADC由 N 級(jí)構(gòu)成，每一級(jí)由一個(gè)比較器和一個(gè)采樣保持電路構(gòu)成。Pipeline ADC 的每一級(jí)結(jié)構(gòu)都是相同的。第 i 級(jí)的輸入為前一級(jí)的輸出 ，在下一個(gè)時(shí)鐘到來(lái)后第 i 級(jí)將輸入電壓與 0 電壓比較，比較器的輸出結(jié)果既是轉(zhuǎn)換結(jié)果的第

19、i 位。此外，電壓 乘 2 再根據(jù)比較器的輸出是高是低分別減去或加上基準(zhǔn)電壓 。Pipeline ADC 的每一級(jí)的運(yùn)算表達(dá)式如下： 其中 定義為： 時(shí) ； 時(shí) ；其每一級(jí)的傳輸曲線可以用圖2表示（圖中的輸入輸出是以 歸一化的）：,59,圖1 Pipeline ADC 的結(jié)構(gòu)圖,60,Stage i 的傳輸曲線,61,Pipeline ADC（1.5bit）,1.5bit結(jié)構(gòu)圖,62,可以看到它由兩個(gè)比較器、一個(gè) DAC、一個(gè)采樣保持電路構(gòu)成。兩個(gè)比較器將 Vi分成 3 段， 分別對(duì)應(yīng)比較器的三種輸出 00、01、11。 DAC 根據(jù)比較器輸出的編碼來(lái)選擇輸出的電壓值， 當(dāng)比較器輸出 00，即 當(dāng)比較器輸出 01，即 當(dāng)比較器輸出 11，即,工作原理,63,工作原理,最終，