第6章 組合邏輯電路.ppt

1、第6章 組合邏輯電路,6.1 數(shù)字電路的基本概念,1.2 數(shù) 制,1.6 邏輯函數(shù)的建立及其表示方法,1.8 邏輯函數(shù)的卡諾圖化簡(jiǎn)法,1.7 邏輯函數(shù)的代數(shù)化簡(jiǎn)法,1.3 二十進(jìn)制碼（ BCD碼）,1.5 邏輯代數(shù)的基本公式和常用公式,1.4 基本邏輯運(yùn)算,第一章組合邏輯電路,6.1 數(shù)字電路的基本概念 一、數(shù)字信號(hào)的特點(diǎn):,數(shù)字信號(hào)在時(shí)間上和數(shù)值上均是離散的。 數(shù)字信號(hào)在電路中常表現(xiàn)為突變的電壓或電流,圖6.1.1 典型的數(shù)字信號(hào),有兩種邏輯體制： 正邏輯體制規(guī)定：高電平為邏輯1，低電平為邏輯0。 負(fù)邏輯體制規(guī)定：低電平為邏輯1，高電平為邏輯0。 如果采用正邏輯，圖1.1.1所示的數(shù)字電壓信

2、號(hào)就成為下圖所示邏輯信號(hào)。,二、正邏輯與負(fù)邏輯,數(shù)字信號(hào)是一種二值信號(hào)，用兩個(gè)電平（高電平和低電平）分別來(lái)表示兩個(gè)邏輯值（邏輯1和邏輯0）。,數(shù)字電路中用1和0表示兩種完全對(duì)立的狀態(tài)如電燈的亮和暗,數(shù)字電路的特點(diǎn)： 1、基本單元電路簡(jiǎn)單 2、抗干擾能力強(qiáng) 3、通用性強(qiáng) 4、具有算術(shù)和邏輯判斷功能 5、數(shù)據(jù)便于存儲(chǔ)、攜帶和交換 6、系統(tǒng)故障診斷容易 7保密性好。,數(shù)制和碼制,1.數(shù)制 數(shù)制：是指多位數(shù)碼中每一位的構(gòu)成方法及低位向相鄰高位的進(jìn)位規(guī)則。 (1) 常用進(jìn)制 十進(jìn)制：由0、19十個(gè)數(shù)碼組成，進(jìn)位規(guī)則是逢十進(jìn)一，計(jì)數(shù)基數(shù)為10，其按權(quán)展開(kāi)式 例如：,二進(jìn)制：由0、1兩個(gè)數(shù)碼組成，進(jìn)位規(guī)則是

3、逢二進(jìn)一，計(jì)數(shù)基數(shù)為2，其按權(quán)展開(kāi)式為。 例如： 八進(jìn)制：由0、17八個(gè)數(shù)碼組成，進(jìn)位規(guī)則是逢八進(jìn)一，計(jì)數(shù)基數(shù)為8，其按權(quán)展開(kāi)式為。 例如：,十六進(jìn)制：由0、19、A、BF十六個(gè)數(shù)碼組成，進(jìn)位規(guī) 則是逢十六進(jìn)一，計(jì)數(shù)基數(shù)為16，其按權(quán)展開(kāi)式 例如：,(2) 常用進(jìn)制之間的轉(zhuǎn)換 十進(jìn)制轉(zhuǎn)換成二進(jìn)制的方法：整數(shù)部分除以2，取余數(shù)，讀 數(shù)順序從下往上；小數(shù)部分乘以2，取整數(shù)，讀數(shù)順序從上 至下。整數(shù)和小數(shù)分別轉(zhuǎn)換 整數(shù)部分：除 2 取余法 小數(shù)部分：乘 2 取整法 例如：,一直除到商為 0 為止,例1.2.2 將十進(jìn)制數(shù)23轉(zhuǎn)換成二進(jìn)制數(shù)。解： 用“除2取余”法轉(zhuǎn)換:,則（23)D =（10111)

4、B,1.500 1,整數(shù) 0.750 0,2. 十進(jìn)制轉(zhuǎn)換為二進(jìn)制,例 將十進(jìn)制數(shù) (26.375)10 轉(zhuǎn)換成二進(jìn)制數(shù),26,6 1,3 0,1 1,0 1,2,(26 )10 = (11010 ) 2,2,2,1.000 1,.375,2,2,2,2,0.375,2,一直除到商為 0 為止,余數(shù) 13 0,整數(shù)和小數(shù)分別轉(zhuǎn)換 整數(shù)部分：除 2 取余法 小數(shù)部分：乘 2 取整法,讀數(shù)順序,讀數(shù)順序,.011,十進(jìn)制轉(zhuǎn)換成八進(jìn)制的方法：整數(shù)部分除以8，取余數(shù)，讀 數(shù)順序從下往上；小數(shù)部分乘以8，取整數(shù)，讀數(shù)順序從上 至下。 例如：,十進(jìn)制轉(zhuǎn)換成十六進(jìn)制的方法：整數(shù)部分除以16，取余數(shù)， 讀數(shù)順

5、序從下往上；小數(shù)部分乘以8，取整數(shù)，讀數(shù)順序從上 至下。 例如：,二進(jìn)制轉(zhuǎn)換成十進(jìn)制的方法：將二進(jìn)制數(shù)按權(quán)展開(kāi)后，按十 進(jìn)制數(shù)相加。 例如： 八進(jìn)制轉(zhuǎn)換成十進(jìn)制的方法：將八進(jìn)制數(shù)按權(quán)展開(kāi)后，按十 進(jìn)制數(shù)相加。 例如：,十六進(jìn)制轉(zhuǎn)換成十進(jìn)制的方法：將十六進(jìn)制數(shù)按權(quán)展開(kāi)后， 按十進(jìn)制數(shù)相加。 例如： 二進(jìn)制轉(zhuǎn)換成八進(jìn)制的方法：以小數(shù)點(diǎn)為分界，整數(shù)部分向 左、小數(shù)部分向右，每3位為一位，不足3位的補(bǔ)0，然后將 每個(gè)三位二進(jìn)制數(shù)都用相應(yīng)的一位八進(jìn)制數(shù)取代。 例如：,八進(jìn)制轉(zhuǎn)換成二進(jìn)制的方法：以小數(shù)點(diǎn)為分界，將每位八進(jìn) 制數(shù)分別用相應(yīng)的三位二進(jìn)制數(shù)取代。 例如： 二進(jìn)制轉(zhuǎn)換成十六進(jìn)制的方法：以小數(shù)點(diǎn)為分

6、界，整數(shù)部分 向左、小數(shù)部分向右，每4位為一位，不足4位的補(bǔ)0，然后 將每個(gè)四位二進(jìn)制數(shù)都用相應(yīng)的一位十六進(jìn)制數(shù)取代。 例如： 十六進(jìn)制轉(zhuǎn)換成二進(jìn)制的方法：以小數(shù)點(diǎn)為分界，將每位十 六進(jìn)制數(shù)分別用相應(yīng)的四位二進(jìn)制數(shù)取代。 例如：,2.碼制 代碼：用數(shù)碼表示不同的事物 ，如我們用13表示某個(gè)運(yùn)動(dòng)員。 碼制：為了便于記憶和查找，在編制代碼時(shí)所遵循的規(guī)則。 二-十進(jìn)制編碼：用四位二進(jìn)制數(shù)中的任意十種組合來(lái)表示一位十進(jìn)制數(shù)，又稱(chēng) BCD碼。 常用的BCD碼有：8421碼、余3碼、循環(huán)碼、余3循環(huán)碼、 2421碼、5421碼和5211碼等等，如表1-1所示：,1.3 二十進(jìn)制碼（ BCD碼）,BCD碼用

7、二進(jìn)制代碼來(lái)表示十進(jìn)制的09十個(gè)數(shù)。 要用二進(jìn)制代碼來(lái)表示十進(jìn)制的09十個(gè)數(shù)，至少要用4位二進(jìn)制數(shù)。 4位二進(jìn)制數(shù)有16種組合，可從這16種組合中選擇10種組合分別來(lái)表示十進(jìn)制的09十個(gè)數(shù)。 選哪10種組合，有多種方案，這就形成了不同的BCD碼。,用 BCD 碼表示十進(jìn)制數(shù)舉例：,(36)10 = ( )8421BCD,(4.79)10 = ( )8421BCD,(01010000)8421BCD = ( )10,注意區(qū)別 BCD 碼與數(shù)制：,(150)10 = (000101010000)8421BCD = (10010110)2 = (226)8 = (96)16,6 0110,3 001

8、1,4. 0100.,7 0111,9 1001,0101 5,0000 0,一、邏輯代數(shù),1.4 算術(shù)運(yùn)算和邏輯運(yùn)算,邏輯代數(shù)中的 1 和 0 不表示數(shù)量大小，僅表示兩種相反的狀態(tài)。,注意,例如：開(kāi)關(guān)閉合為 1 晶體管導(dǎo)通為 1 電位高為 1 斷開(kāi)為 0 截止為 0 低為 0,三、真值表,將邏輯變量所有可能取值的組合與其一一對(duì)應(yīng)的邏輯函數(shù)之間的關(guān)系以表格的形式表示出來(lái)。,一、 基本邏輯運(yùn)算,與邏輯舉例： 設(shè)1表示開(kāi)關(guān)閉合或燈亮； 0表示開(kāi)關(guān)不 閉合或燈不亮， 則得真值表。,基本邏輯運(yùn)算,與運(yùn)算只有當(dāng)決定一件事情的條件全部具備之后，這件事情 才會(huì)發(fā)生。我們把這種因果關(guān)系稱(chēng)為與邏輯。,1與運(yùn)算,

9、若用邏輯表達(dá)式 來(lái)描述，則可寫(xiě)為,2或運(yùn)算當(dāng)決定一件事情的幾個(gè)條件中，只要有一個(gè)或一個(gè)以上條件具備，這件事情就發(fā)生。我們把這種因果關(guān)系稱(chēng)為或邏輯。,或邏輯舉例：,若用邏輯表達(dá)式 來(lái)描述，則可寫(xiě)為： LA+B,3非運(yùn)算某事情發(fā)生與否，僅取決于一個(gè)條件，而且是對(duì)該條件的否定。即條件具備時(shí)事情不發(fā)生；條件不具備時(shí)事情才發(fā)生。,非邏輯舉例：,若用邏輯表達(dá)式來(lái)描述， 則可寫(xiě)為：,二、其他常用邏輯運(yùn)算,2或非 由或運(yùn)算和非運(yùn)算組合而成。,1與非 由與運(yùn)算和非運(yùn)算組合而成。,異或是一種二變量邏輯運(yùn)算，當(dāng)兩個(gè)變量取值相同時(shí)，邏輯函數(shù)值為0；當(dāng)兩個(gè)變量取值不同時(shí)，邏輯函數(shù)值為1。 異或的邏輯表達(dá)式為：,3異或,

10、若相異為 1 若相同為 0,(a),4同或,同或是一種二變量邏輯運(yùn)算，當(dāng)兩個(gè)變量取值相同時(shí)，邏輯函數(shù)值為1；當(dāng)兩個(gè)變量取值不同時(shí)，邏輯函數(shù)值為0。 異或的邏輯表達(dá)式為：,注意：異或和同或互為反函數(shù)，即,若相同為 1 若相異為 0,與或非的邏輯運(yùn)算符號(hào)是 ：,圖1-5 與或非的邏輯符號(hào),表1-7 與或非的真值表,例 試對(duì)應(yīng)輸入信號(hào)波形分別畫(huà)出下圖各電路的輸出波形。,解：,Y1,0 1 1 0 0 1 1 0,0 0 1 1 0 0 1 1,Y2,Y3,三、邏輯符號(hào)對(duì)照,1.5 邏輯代數(shù)的基本公式和常用公式,一、邏輯代數(shù)的基本公式,1.6 邏輯函數(shù)的建立及其表示方法,一、邏輯函數(shù)的建立,例1.6.

11、1 三個(gè)人表決一件事情，結(jié)果按“少數(shù)服從多數(shù)”的原則決定，試建立該邏輯函數(shù)。,第三步：根據(jù)題義及上述規(guī)定 列出函數(shù)的真值表如表。,解 第一步：設(shè)置自變量和因變量。 第二步：狀態(tài)賦值。 對(duì)于自變量A、B、C設(shè)： 同意為邏輯“1”， 不同意為邏輯“0”。 對(duì)于因變量L設(shè)： 事情通過(guò)為邏輯“1”， 沒(méi)通過(guò)為邏輯“0”。,從前面已經(jīng)講到的各種邏輯關(guān)系中可以看到，當(dāng)輸入變量的取值確定之后，輸出變量的取值也隨之而定，因而輸入與輸出之間是一種函數(shù)關(guān)系，我們將這種函數(shù)關(guān)系稱(chēng)之為邏輯函數(shù)，寫(xiě)作 Y=F（A，B，C，）,建立一個(gè)邏輯函數(shù)的步驟： 1、確定邏輯變量、邏輯函數(shù)及其個(gè)數(shù)； 2、根據(jù)它們之間的因果關(guān)系，列

12、出真值表； 3、根據(jù)真值表寫(xiě)出邏輯函數(shù)表達(dá)式。,2邏輯函數(shù)表示方法之間的相互轉(zhuǎn)換 （1）真值表 函數(shù)式 a)找出真值表中使函數(shù)值為1的輸入變量取值； b）每個(gè)輸入變量取值都對(duì)應(yīng)一個(gè)乘積項(xiàng)，變量取值為1，用原變量表示，變量取值為0，用反變量表示。 c)將這些乘積項(xiàng)相加即可。,1真值表將輸入邏輯變量的各種可能取值和相應(yīng)的函數(shù)值排列 在一起而組成的表格。,2函數(shù)表達(dá)式由邏輯變量和“與”、“或”、“非”三種運(yùn)算符所構(gòu)成的表達(dá)式。,由真值表可以轉(zhuǎn)換為函數(shù)表達(dá)式。例如，由“三人表決”函數(shù)的真值表可寫(xiě)出邏輯表達(dá)式：,反之，由函數(shù)表達(dá)式也可以轉(zhuǎn)換成真值表。,解：該函數(shù)有兩個(gè)變量，有4種取值的 可能組合，將他們

13、按順序排列起來(lái)即 得真值表。,二、邏輯函數(shù)的表示方法,例1.6.2 列出下列函數(shù)的真值表：,由邏輯圖也可以寫(xiě)出其相應(yīng) 的函數(shù)表達(dá)式。 例1.6.4 寫(xiě)出如圖所示邏輯圖的函數(shù)表達(dá)式。 解：可由輸入至輸出逐步 寫(xiě)出邏輯表達(dá)式：,由函數(shù)表達(dá)式可以畫(huà)出其相應(yīng)的邏輯圖。 例1.6.3 畫(huà)出下列函數(shù)的邏輯圖：,解：可用兩個(gè)非門(mén)、兩個(gè)與門(mén) 和一個(gè)或門(mén)組成。,3邏輯圖邏輯圖是由邏輯符號(hào)及它們之間的連線(xiàn)而構(gòu)成的圖形。,1邏輯函數(shù)式的常見(jiàn)形式一個(gè)邏輯函數(shù)的表達(dá)式不是唯一的，可以有多種形式，并且能互轉(zhuǎn)換。,例如：,1.7、邏輯函數(shù)的代數(shù)化簡(jiǎn)法,其中，與或表達(dá)式是邏輯函數(shù)的最基本表達(dá)形式。 2邏輯函數(shù)的最簡(jiǎn)“與或表達(dá)

14、式” 的標(biāo)準(zhǔn) （1）與項(xiàng)最少，即表達(dá)式中“+”號(hào)最少。 （2）每個(gè)與項(xiàng)中的變量數(shù)最少，即表達(dá)式中“ ”號(hào)最少。,不同形式邏輯式有不同的最簡(jiǎn)式，一般先求取 最簡(jiǎn)與 - 或式，然后通過(guò)變換得到所需最簡(jiǎn)式。,（4）配項(xiàng)法。,（1）并項(xiàng)法。,（2）吸收法。,（3）消去法。,運(yùn)用公式 ，將兩項(xiàng)合并為一項(xiàng)，消去一個(gè)變量。如,如,3用代數(shù)法化簡(jiǎn)邏輯函數(shù),運(yùn)用A+AB =A 和 ，消去多余的與項(xiàng)。,2. 5個(gè)常用公式,解：,例1.7.1 化簡(jiǎn)邏輯函數(shù)：,（利用 ）,（利用A+AB=A）,（利用 ）,再舉幾個(gè)例子：,在化簡(jiǎn)邏輯函數(shù)時(shí)，要靈活運(yùn)用上述方法，才能將邏輯數(shù)化為最簡(jiǎn)。,例 化簡(jiǎn)邏輯式,代數(shù) 化簡(jiǎn)法,優(yōu)點(diǎn)

15、：對(duì)變量個(gè)數(shù)沒(méi)有限制。 缺點(diǎn)：需技巧，不易判斷是否最簡(jiǎn)式。,卡諾圖 化簡(jiǎn)法,優(yōu)點(diǎn)：簡(jiǎn)單、直觀，有一定的步驟和方法 易判斷結(jié)果是否最簡(jiǎn)。 缺點(diǎn)：適合變量個(gè)數(shù)較少的情況。 一般用于四變量以下函數(shù)的化簡(jiǎn)。,代數(shù)化簡(jiǎn)法與卡諾圖化簡(jiǎn)法的特點(diǎn),主要要求：,掌握最小項(xiàng)的概念與編號(hào)方法，了解其主要性質(zhì)。,掌握用卡諾圖表示和化簡(jiǎn)邏輯函數(shù)的方法。,理解卡諾圖的意義和構(gòu)成原則。,掌握無(wú)關(guān)項(xiàng)的含義及其在卡諾圖化簡(jiǎn)法中 的應(yīng)用。,1.8邏輯函數(shù)的卡諾圖化簡(jiǎn)法,一、 最小項(xiàng)的定義與性質(zhì) 最小項(xiàng)的定義 n個(gè)變量的邏輯函數(shù)中，包含全部變量(僅出現(xiàn)一次）的乘積項(xiàng)稱(chēng)為最小項(xiàng)。 n變量邏輯函數(shù)的全部最小項(xiàng)共有2n個(gè)。 特點(diǎn)： 最小

16、項(xiàng)在邏輯上一定是相鄰的.,二、邏輯函數(shù)的最小項(xiàng)表達(dá)式 任何一個(gè)邏輯函數(shù)表達(dá)式都可以轉(zhuǎn)換為一組最小項(xiàng)和稱(chēng)為最小項(xiàng)表達(dá)式。,解：,解：,=m7+m6+m3+m1,例1.8.2 將下列邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式：,=m7+m6+m3+m5=m（3,5,6,7）,例1.8.1：將以下邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式：,（2）三變量卡諾圖,（1）二變量卡諾圖,三卡諾圖的結(jié)構(gòu),（3）四變量卡諾圖,仔細(xì)觀察可以發(fā)現(xiàn)，卡諾圖具有很強(qiáng)的相鄰性： （1）直觀相鄰性，只要小方格在幾何位置上相鄰（不管上下左右），它代表的最小項(xiàng)在邏輯上一定是相鄰的。 （2）對(duì)邊相鄰性，即與中心軸對(duì)稱(chēng)的左右兩邊和上下兩邊的小方格也具有相鄰性。

17、 (3)四角相鄰性。,四、用卡諾圖表示邏輯函數(shù),1從真值表到卡諾圖 例3.2.3 某邏輯函數(shù)的真值表如表3.2.3所示，用卡諾圖表示該邏輯函數(shù)。,解： 該函數(shù)為三變量，先畫(huà)出三變量卡諾圖，然后根據(jù)真值表將8個(gè)最小項(xiàng)L的取值0或者1填入卡諾圖中對(duì)應(yīng)的8個(gè)小方格中即可。,（2）如表達(dá)式不是最小項(xiàng)表達(dá)式，但是“與或表達(dá)式”，可將其先化成最小項(xiàng)表達(dá)式，再填入卡諾圖。也可直接填入。 例3.2.5 用卡諾圖表示邏輯函數(shù),（1）如果表達(dá)式為最小項(xiàng)表達(dá)式，則可直接填入卡諾,解： 寫(xiě)成簡(jiǎn)化形式：然后填入卡諾圖：,解：直接填入：,例3.2.4 用卡諾圖表示邏輯函數(shù):,2從邏輯表達(dá)式到卡諾圖,1卡諾圖化簡(jiǎn)邏輯函數(shù)的

18、原理 : （1）2個(gè)相鄰的最小項(xiàng)結(jié)合，可以消去1個(gè)取值不同的變量而合并為l項(xiàng)。,（2）4個(gè)相鄰的最小項(xiàng)結(jié)合，可以消去2個(gè)取值不同的變量而合并為l項(xiàng)。,（3）8個(gè)相鄰的最小項(xiàng)結(jié)合，可以消去3個(gè)取值不同的變量而合并為l項(xiàng)。,總之，2n個(gè)相鄰的最小項(xiàng)結(jié)合，可以消去n個(gè)取值不同的變量而合并為l項(xiàng)。,五、邏輯函數(shù)的卡諾圖化簡(jiǎn)法,（1）盡量畫(huà)大圈，但每個(gè)圈內(nèi)只能含有2n（n=0,1,2,3）個(gè)相鄰項(xiàng)。要特別注意對(duì)邊相鄰性和四角相鄰性。 （2）圈的個(gè)數(shù)盡量少。 （3）卡諾圖中所有取值為1的方格均要被圈過(guò)，即不能漏下取值為1的最小項(xiàng)。 （4）在新畫(huà)的包圍圈中至少要含有1個(gè)末被圈過(guò)的1方格，否則該包圍圈是多余的

19、。,3用卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟：,2用卡諾圖合并最小項(xiàng)的原則（畫(huà)圈1的原則）,（1）畫(huà)出邏輯函數(shù)的卡諾圖。 （2）合并相鄰的最小項(xiàng)，即根據(jù)前述原則畫(huà)圈。 （3）寫(xiě)出化簡(jiǎn)后的表達(dá)式。每一個(gè)圈寫(xiě)一個(gè)最簡(jiǎn)與項(xiàng)，規(guī)則是，取值為l的變量用原變量表示，取值為0的變量用反變量表示，將這些變量相與。然后將所有與項(xiàng)進(jìn)行邏輯加，即得最簡(jiǎn)與或表達(dá)式。,L（A,B,C,D）=m（0,2,3,4,6,7,10,11,13,14,15）,例1.8.4用卡諾圖化簡(jiǎn)邏輯函數(shù)：,注意：圖中的虛線(xiàn)圈是多余的，應(yīng)去掉 。,例1.8.3用卡諾圖化簡(jiǎn)邏輯函數(shù)：,解：（1）由表達(dá)式畫(huà)出卡諾圖。,（2）畫(huà)包圍圈，合并最小項(xiàng)，得簡(jiǎn)化的與或

20、表達(dá)式:,解：（1）由表達(dá)式畫(huà)出卡諾圖。 （2）畫(huà)包圍圈合并最小項(xiàng)， 得簡(jiǎn)化的與或表達(dá)式:,解：（1）由真值表畫(huà)出卡諾圖。,（b）：寫(xiě)出表達(dá)式：,通過(guò)這個(gè)例子可以看出，一個(gè)邏輯函數(shù)的真值表是唯一的，卡諾圖也是唯一的，但化簡(jiǎn)結(jié)果有時(shí)不是唯一的。,例1.8.5某邏輯函數(shù)的真值表如表3.2.4所示，用卡諾圖化簡(jiǎn)該邏數(shù)。,（2）畫(huà)包圍圈合并最小項(xiàng)。 有兩種畫(huà)圈的方法： （a）：寫(xiě)出表達(dá)式：,（2）用圈0法畫(huà)包圍圈，得：,4卡諾圖化簡(jiǎn)邏輯函數(shù)的另一種方法圈0法,例1.8.6已知邏輯函數(shù)的卡諾圖如圖3.2.13所示，分別用“圈1法”和“圈0法”寫(xiě)出其最簡(jiǎn)與或式。 解：（1）用圈1法畫(huà)包圍圈，得：,如果不考

21、慮無(wú)關(guān)項(xiàng)，如圖（b）所示，寫(xiě)出表達(dá)式為：,用卡諾圖法化簡(jiǎn)該邏輯函數(shù),例1.8.7：某邏輯函數(shù)輸入是8421BCD碼，其邏輯表達(dá)式為：L（A,B,C,D）=m（1,4,5,6,7,9）+d（10,11,12,13,14,15）,解（1）畫(huà)出4變量卡諾圖。將1、4、5、6、7、9號(hào)小方格填入1； 將10、11、12、13、14、15號(hào)小方格填入。 （2）合并最小項(xiàng)，如圖（a）所示。注意，1方格不能漏。方格根據(jù)需要，可以圈入，也可以放棄。 （3）寫(xiě)出邏輯函數(shù)的最簡(jiǎn)與或表達(dá)式:,第6.4章 TTL邏輯門(mén),6.1 基本邏輯門(mén)電路,6.2 TTL邏輯門(mén)電路,4.3 MOS邏輯門(mén)電路,2.4 集成邏輯們電路

22、的應(yīng)用,邏輯約定,在 電子電路中 ，用高、低電平分別表示二值邏輯中的0和1。各種門(mén)電路的輸出與輸入之間的邏輯關(guān)系，實(shí)質(zhì)上反映的是用以表示兩種邏輯狀態(tài)的邏輯電平之間的關(guān)系。因此，在討論邏輯關(guān)系時(shí)，必須定義兩個(gè)確定的、不同范圍的電平來(lái)描述兩個(gè)邏輯狀態(tài)。,邏輯電平：兩個(gè)不同范圍的電位稱(chēng)為邏輯電平，其中電位相對(duì)較高的稱(chēng)為邏輯高電平，用H表示；電位相對(duì)較低的稱(chēng)為邏輯低電平，用L表示。,一、二極管與門(mén)和或門(mén)電路 1與門(mén)電路,2.1 基本邏輯門(mén)電路,2或門(mén)電路,2.2 TTL邏輯門(mén)電路,2TTL與非門(mén)的邏輯關(guān)系,（1）輸入全為高電平3.6V時(shí)。,實(shí)現(xiàn)了與非門(mén)的邏輯功能之一：輸入全為高電平時(shí)，輸出為低電平。,

23、T2、T3導(dǎo)通，VB1=0.73=2.1（V ）， 由于T3飽和導(dǎo)通，輸出電壓為：VO=VCES30.3V 這時(shí)T2也飽和導(dǎo)通，故有VC2=VE2+ VCE2=1V。使T4和二極管D都截止。,該發(fā)射結(jié)導(dǎo)通，VB1=1V。所以T2、T3都截止。由于T2截止，流過(guò)RC2的電流較小，可以忽略，所以VB4VCC=5V ，使T4和D導(dǎo)通，則有： VOVCC-VBE4-VD=5-0.7-0.7=3.6（V） 實(shí)現(xiàn)了與非門(mén)的邏輯功能的另一方面： 輸入有低電平時(shí)，輸出為高電平。,（2）輸入有低電平0.3V 時(shí)。,綜合上述兩種情況， 該電路滿(mǎn)足與非的 邏輯功能，即：,三、TTL與非門(mén)的電壓傳輸特性及抗干擾能力,

24、1電壓傳輸特性曲線(xiàn)：Vo=f（Vi）,五、TTL與非門(mén)舉例7400,7400是一種典型的TTL與非門(mén)器件，內(nèi)部含有4個(gè)2輸入端與非門(mén)，共有14個(gè)引腳。引腳排列圖如圖所示。,TTL 電路輸入端懸空時(shí)相當(dāng)于輸入高電平。,六、 TTL門(mén)電路的其他類(lèi)型,1非門(mén),2或非門(mén),3與或非門(mén),在工程實(shí)踐中，有時(shí)需要將幾個(gè)門(mén)的輸出端并聯(lián)使用，以實(shí)現(xiàn)與邏輯，稱(chēng)為線(xiàn)與。普通的TTL門(mén)電路不能進(jìn)行線(xiàn)與。 為此，專(zhuān)門(mén)生產(chǎn)了一種可以進(jìn)行線(xiàn)與的門(mén)電路集電極開(kāi)路門(mén)。,4集電極開(kāi)路門(mén)（ OC門(mén)）,普通的TTL門(mén)電路的輸出端不能直接相接。,OC門(mén)主要有以下幾方面的應(yīng)用：,（2）實(shí)現(xiàn)電平轉(zhuǎn)換 如圖示，可使輸出高電平變?yōu)?0V。,（3

25、）用做驅(qū)動(dòng)器。 如圖是用來(lái)驅(qū)動(dòng)發(fā)光二極管的電路。,（1）實(shí)現(xiàn)線(xiàn)與邏輯功能,（1）三態(tài)輸出門(mén)的結(jié)構(gòu)及工作原理,5三態(tài)輸出門(mén),當(dāng)EN=1時(shí)，G輸出為0，T4、T3都截止。這時(shí)從輸出端L看進(jìn)去，呈現(xiàn)高阻，稱(chēng)為高阻態(tài)，或禁止態(tài)。,當(dāng)EN=0時(shí)，G輸出為1，D1截止，相當(dāng)于一個(gè)正常的二輸入端與非門(mén)，稱(chēng)為正常工作狀態(tài)。,使能端低電平有效,使能端高電平有效,三態(tài)門(mén)在計(jì)算機(jī)總線(xiàn)結(jié)構(gòu)中有著廣泛的應(yīng)用。,（b）組成雙向總線(xiàn)，實(shí)現(xiàn)信號(hào)的分時(shí)雙向傳送。,（2）三態(tài)門(mén)的應(yīng)用,（a）組成單向總線(xiàn)，實(shí)現(xiàn)信號(hào)的分時(shí)單向傳送.,574LS系列為低功耗肖特基系列。 674AS系列為先進(jìn)肖特基系列，它是74S系列的后繼產(chǎn)品。 77

26、4ALS系列為先進(jìn)低功耗肖特基系列，是74LS系列的后繼產(chǎn)品。,七、TTL集成邏輯門(mén)電路系列簡(jiǎn)介 174系列為T(mén)TL集成電路的早期產(chǎn)品，屬中速TTL器件。 274L系列為低功耗TTL系列，又稱(chēng)LTTL系列。 374H系列為高速TTL系列。 474S系列為肖特基TTL系列，進(jìn)一步提高了速度。如圖示。,CMOS門(mén)電路,1. CMOS反相器 利用PMOS管和MNOS管兩者特性能相互補(bǔ)充的特點(diǎn)而做成的互補(bǔ)對(duì)稱(chēng)MOS反相器，簡(jiǎn)稱(chēng)CMOS反相器，如圖示。,2. CMOS與非門(mén),4. CMOS三態(tài)門(mén),6.6 組合邏輯電路的特點(diǎn) 電路任一時(shí)刻的輸出狀態(tài)只決定于該時(shí)刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無(wú)關(guān)。 組

27、合電路就是由門(mén)電路組合而成，電路中沒(méi)有記憶單元，沒(méi)有反饋通路。,每一個(gè)輸出變量是全部或部分 輸入變量的函數(shù)： L1=f1（A1、A2、Ai） L2=f2（A1、A2、Ai） Lj=fj（A1、A2、Ai）,6.6.1組合邏輯電路的分析方法,分析過(guò)程一般包含4個(gè)步驟：,例1：組合電路如圖所示，分析該電路的邏輯功能。,（2）化簡(jiǎn)與變換：,（3）由表達(dá)式列出真值表。,（4）分析邏輯功能 ： 當(dāng)A、B、C三個(gè)變量不一致時(shí)， 電路輸出為“1”，所以這個(gè)電路 稱(chēng)為“不一致電路”。,解：（1）由邏輯圖逐級(jí)寫(xiě)出邏輯表達(dá)式。為了寫(xiě)表達(dá)式方便，借助中間變量P。,試分析所示電路的邏輯功能，并指出該電路的用途。,解：

28、1.由邏輯圖，寫(xiě)函數(shù)式： 2.化簡(jiǎn)得： 3.列真值表：,例2：設(shè)計(jì)一個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。 解：（1）列真值表：,（3）化簡(jiǎn)。,（2）由真值表寫(xiě)出邏輯表達(dá)式：,6.6.2 組合邏輯電路的設(shè)計(jì)方法,小規(guī)模（SSI）中規(guī)模（MSI）大規(guī)模（LSI）超大規(guī)模（VLSI） 設(shè)計(jì)過(guò)程的基本步驟：,如果，要求用與非門(mén)實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成與非與非表達(dá)式：,畫(huà)出邏輯圖如圖所示。,得最簡(jiǎn)與或表達(dá)式：,（4）畫(huà)出邏輯圖。,解：（1）列真值表：,例3：設(shè)計(jì)一個(gè)電話(huà)機(jī)信號(hào)控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務(wù)）三種輸入信號(hào)，通過(guò)排隊(duì)電路分別從L0、L1、L

29、2輸出，在同一時(shí)間只能有一個(gè)信號(hào)通過(guò)。如果同時(shí)有兩個(gè)以上信號(hào)出現(xiàn)時(shí)，應(yīng)首先接通火警信號(hào)，其次為盜警信號(hào)，最后是日常業(yè)務(wù)信號(hào)。試按照上述輕重緩急設(shè)計(jì)該信號(hào)控制電路。要求用集成門(mén)電路7400（每片含4個(gè)2輸入端與非門(mén)）實(shí)現(xiàn)。,（2）由真值表寫(xiě)出各輸出的邏輯表達(dá)式：,（3）根據(jù)要求，將上式轉(zhuǎn)換為與非表達(dá)式：,（4）畫(huà)出邏輯圖。,P306 /5、6,6.7 組合邏輯模塊及其應(yīng)用,6.7.1編碼器的概念與類(lèi)型,編碼,將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼的過(guò)程。 例如鍵盤(pán)輸入電路是將輸入的字母如A等變成16位二進(jìn)制數(shù)的信息輸出的編碼器.,實(shí)現(xiàn)編碼功能的電路,為什么要進(jìn)行編碼？,為了節(jié)約計(jì)算機(jī)的資源。,編

30、碼器的輸入、輸出之間應(yīng)滿(mǎn)足如下關(guān)系：,需要編碼的信息量,二進(jìn)制數(shù)的位數(shù),二進(jìn)制編碼器,3位二進(jìn)制編碼器有8個(gè)輸入端，3個(gè)輸出端，所以常稱(chēng)為8線(xiàn)3線(xiàn)編碼器，其功能真值表見(jiàn)下表：（輸入為高電平有效）,由真值表寫(xiě)出各輸出的邏輯表達(dá)式為：,用門(mén)電路實(shí)現(xiàn)邏輯電路：,普通的編碼器存在的問(wèn)題：,每一時(shí)刻只有一個(gè)信息有效，當(dāng)輸入信息中出現(xiàn)不該出現(xiàn)的組合時(shí)，輸出混亂。,優(yōu)先編碼器,允許同時(shí)輸入兩個(gè)以上編碼信號(hào)。不過(guò)在設(shè)計(jì)編碼器時(shí)已經(jīng)將所有的輸入信號(hào)按優(yōu)先順序排了隊(duì)，當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。,三優(yōu)先編碼器允許同時(shí)輸入兩個(gè)以上信號(hào)，并按優(yōu)先級(jí)輸出。,集成優(yōu)先編碼器舉例74148（

31、8線(xiàn)-3線(xiàn)） 注意：該電路為反碼輸出。EI為使能輸入端(低電平有效)，EO為選通輸出端(高電平有效) ，GS為優(yōu)先編碼工作標(biāo)志(低電平有效)。,輸入和輸出均以低電平作為有效信號(hào),EO=0：電路工作，但無(wú)編碼輸入。,GS=0：電路工作，而且有編碼輸入。,(1) EI 為選通輸入端，在 EI=0時(shí)，編碼器才正常工作；而在EI=1 時(shí)，所有的輸出均被封鎖為高電平。,(2)EO：只有當(dāng)所有的編碼輸入端都是高電平（即沒(méi)有編碼輸入） 而且EI=1時(shí)，EO=0 才是低電平。因此 表示“電路工作，但無(wú)編碼輸入”。應(yīng)用：在串接時(shí)，高位EO和低位EI相連。,（3）只要有任何一個(gè)編碼輸入端有低電平信號(hào)輸入，且EI=

32、1， GS=0 即為低電平，因此 GS=0 的低電平信號(hào)表示“電路工作，而且有編碼輸入”。,四編碼器的應(yīng)用 1編碼器的擴(kuò)展 用兩片74148優(yōu)先編碼器串行擴(kuò)展實(shí)現(xiàn)的16線(xiàn)4線(xiàn)優(yōu)先編碼器,2組成8421BCD 編碼器（低電平有效，原碼輸出）,6.7.2譯碼器,一譯碼器的基本概念及工作原理 譯碼器將輸入代碼轉(zhuǎn)換成特定的輸出信號(hào) 例：2線(xiàn)4線(xiàn)譯碼器（輸出低電平有效）,寫(xiě)出各輸出函數(shù)表達(dá)式：,畫(huà)出邏輯電路圖：,二、集成譯碼器 1.二進(jìn)制譯碼器741383線(xiàn)8線(xiàn)譯碼器,輸出邏輯函數(shù)式,二進(jìn)制譯碼器能譯出輸入變量的全部取值組合，故又稱(chēng)變量譯碼器，也稱(chēng)全譯碼器。其輸出端能提供輸入變量的全部最小項(xiàng)。,2.84

33、21BCD譯碼器7442,8421BCD 碼輸入端，從高位到低位依次為 A3、A2、A1 和 A0 。,10 個(gè)譯碼輸出端， 低電平 0 有效。,三、譯碼器的應(yīng)用,1譯碼器的擴(kuò)展 用兩片74138擴(kuò)展為4線(xiàn)16線(xiàn)譯碼器,G,1,G,2A,G,2B,74138(2),0,A,1,A,2,A,1,G,2A,G,2B,G,74138(1),A,1,A,2,A,0,1,2,A,A,0,1,A,3,A,0,0,1,6,2,Y,Y,Y,Y,4,Y,5,Y,Y,3,Y,7,9,14,10,Y,Y,Y,Y,12,Y,13,Y,11,Y,15,2,Y,7,Y,Y,Y,Y,Y,5,4,3,0,1,6,Y,Y,5,

34、Y,7,Y,Y,Y,Y,Y,5,4,3,0,1,6,Y,Y,Y,8,2實(shí)現(xiàn)組合邏輯電路,例3.4.2.1 試用譯碼器和門(mén)電路實(shí)現(xiàn)邏輯函數(shù)：,解：將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式， 再轉(zhuǎn)換成與非與非形式。,=m3+m5+m6+m7 =,用一片74138加一個(gè)與非門(mén)就可實(shí)現(xiàn)該邏輯函數(shù)。,試用譯碼器和門(mén)電路設(shè)計(jì)該邏輯電路。,解： 寫(xiě)出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非與非形式:,用一片74138加三個(gè)與非門(mén)就可實(shí)現(xiàn)該組合邏輯電路。,可見(jiàn)，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。,3,1,2,1,Y,G,Y,Y,74138,A,0,0,5,Y,2A,G,G,Y,7,1,Y,Y,2,Y,4,A,6,A,2

35、B,A,B,C,1,0,0,F,G,L,&,&,&,譯碼器和數(shù)字顯示,常用的數(shù)字顯示器有多種類(lèi)型，按顯示方式分，有字型重疊式、點(diǎn)陣式、分段式等。 按發(fā)光物質(zhì)分，有半導(dǎo)體顯示器，又稱(chēng)發(fā)光二極管(LED)顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。 1七段數(shù)字顯示器原理,按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽(yáng)極兩種。,2七段顯示譯碼器7448 七段顯示譯碼器7448是一種 與共陰極數(shù)字顯示器配合 使用的集成譯碼器。,附加控制電路用于擴(kuò)展電路功能。,燈測(cè)試輸入 ：,滅零輸入 ：,滅燈輸入/滅零輸出 =0：無(wú)論A3A0處于什么狀態(tài)，數(shù)碼管各段均不發(fā)光。,當(dāng) 時(shí)，驅(qū)動(dòng)數(shù)碼管的七段同時(shí)

36、點(diǎn)亮，以檢查該數(shù)碼管各段能否正常發(fā)光。平時(shí)應(yīng)置為高電平。,目的：為了能把熄滅無(wú)效的零。,使 可使本來(lái)不應(yīng)該顯示的0熄滅。,特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。 作輸入使用時(shí)，如果BI=0時(shí)，不管其他輸入端為何值，ag均輸出0，顯示器全滅。因此BI稱(chēng)為滅燈輸入端。 作輸出端使用時(shí)，受控于RBI。當(dāng)RBI=0，輸入為0的二進(jìn)制碼0000時(shí)，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO 又稱(chēng)為滅零輸出端。,將BI/RBO和RBI配合使用，可以實(shí)現(xiàn)多位數(shù)顯示時(shí)的“無(wú)效0消隱”功能。 具有無(wú)效0消隱功能的多位數(shù)碼顯示系統(tǒng),圖3.3.17 用7448驅(qū)動(dòng)BS201的連接方法,返回,用7448驅(qū)動(dòng)共陰極BS201A的半導(dǎo)體數(shù)碼管的接法,6.7.3數(shù)據(jù)選擇器,一、 數(shù)據(jù)選擇器的基本概念及工作原理 數(shù)據(jù)選擇器根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。,例：四選一數(shù)據(jù)選擇器,根據(jù)功能表，可寫(xiě)出輸出邏輯表達(dá)式：,地址端共用； 數(shù)據(jù)輸入和輸出端各自獨(dú)立； 片選信號(hào)獨(dú)立。,雙4選1數(shù)據(jù)選擇器74LS153,由邏輯表達(dá)式畫(huà)出邏輯圖：,由邏輯表達(dá)式畫(huà)出邏輯圖：,2. 雙 4 選 1 數(shù)據(jù)選擇器 CC