FPGA基礎(chǔ)知識(shí)

1、FPGA基礎(chǔ)知識(shí),主要內(nèi)容,器件結(jié)構(gòu) FPGA/CPLD ASIC/FPGA 軟核硬核 設(shè)計(jì)流程,器件結(jié)構(gòu),FPGA演變過(guò)程,E2PROM,GAL,FPGA,SOPC,PROM,EPROM,E2PROM,PLD,GAL,CPLD,FPGA,SOPC,PROM,PROM/EPROM/E2PROM PROM:可編程只讀存儲(chǔ)器,通過(guò)專用的燒錄器編程;編程后不可擦除信息; EPROM:紫外線可擦除只讀存儲(chǔ)器,可通過(guò)光擦除編程信息; E2PROM:電可擦除存儲(chǔ)器. PLD/GAL PLD:可編程邏輯陣列; GAL:通用邏輯陣列; PLD/GAL基于與或結(jié)構(gòu)，采用e2prom工藝，主要用于替代早期的74系

2、列門電路芯片，靈活度相對(duì)要大,CPLD,CPLD/EPLD CPLD:復(fù)雜可編程邏輯器件； EPLD:增加型可編程邏輯器件； CPLD基于乘積項(xiàng)結(jié)構(gòu)，采用e2prom或flash工藝，掉電配置信息可保留，主要應(yīng)用于接口轉(zhuǎn)換，IO擴(kuò)展，總線控制等；CPLD結(jié)構(gòu)主要由可編程IO單元、基本邏輯單元、布線池矩陣組成； 可編程IO單元：可設(shè)置集電極開路輸出、擺率控制、三態(tài)輸出等； 基本邏輯單元：主要指乘積項(xiàng)陣列，實(shí)際就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。兩者一起完成組合邏輯。 布線矩陣：用于輸入與輸出的互聯(lián)，因布線長(zhǎng)度固定，p

3、in to pin的延時(shí)也是固定的；,CPLD器件結(jié)構(gòu),MAX7000 CPLD內(nèi)部結(jié)構(gòu),宏單元,宏單元(乘積項(xiàng)),與陣列,乘積項(xiàng)結(jié)構(gòu),或陣列,CPLD邏輯實(shí)現(xiàn),實(shí)現(xiàn)原理 組合邏輯的輸出(AND3的輸出)為F， 則F=(A+B)*C*(!D)=A*C*!D + B*C*!D ；,PLD實(shí)現(xiàn),FPGA,FPGA（Filed programmable gate device）：現(xiàn)場(chǎng)可編程邏輯器件 FPGA基于查找表加觸發(fā)器的結(jié)構(gòu)，采用SRAM工藝，也有采用flash或者反熔絲工藝；主要應(yīng)用高速、高密度大的數(shù)字電路設(shè)計(jì)； FPGA由可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線

4、資源（時(shí)鐘/長(zhǎng)線/短線）、底層嵌入功能單元、內(nèi)嵌專用的硬核等組成； 目前市場(chǎng)上應(yīng)用比較廣泛的FPGA芯片主要來(lái)自Altera與Xilinx。另外還有其它廠家的一些低端芯片(Actel、Lattice)；,FPGA器件結(jié)構(gòu) 可編程輸入/輸出單元 可編程邏輯單元 嵌入式塊RAM 布線資源 底層嵌入功能單元,FPGA器件結(jié)構(gòu),Xilinxspatan-3器件結(jié)構(gòu),Altera cyclone II器件結(jié)構(gòu),LAB,FPGA器件結(jié)構(gòu) 可編程輸入/輸出單元 可編程邏輯單元 嵌入式塊RAM 布線資源 底層嵌入功能單元,可編程輸入/輸出單元 可編程I/O，可配置成OC門、三態(tài)門、雙向IO、單端差分等；支持各

5、種不同的I/O標(biāo)準(zhǔn)：LVTTL、LVCOMS、SSTL、LVDS、HSTL、PCI等；,Altera 器件IOE結(jié)構(gòu),一般IO結(jié)構(gòu),Xilinx器件IOB結(jié)構(gòu),DDR IO結(jié)構(gòu),FPGA器件結(jié)構(gòu) 可編程輸入/輸出單元 可編程邏輯單元 嵌入式塊RAM 布線資源 底層嵌入功能單元,基本可編程邏輯單元 由查找表(Look up table)觸發(fā)器(FF)組成； LUT一般是4輸入查找表，高端器件（xilinx v5）采用LUT-6結(jié)構(gòu)；LUT可看成4位地址線的16x1的RAM 結(jié)構(gòu) FF是可編程的觸發(fā)器，可配置成同步/異步復(fù)位、同步/異步置位、使能、裝載等功能觸發(fā)器；,LE/SLICE,基本邏輯單元

6、LE/SLICE,Altera:LE,Xilinx:SLICE,LAB/CLB,可編程邏輯塊,Altera:LAB,Xilinx:CLB,LE,FPGA器件結(jié)構(gòu) 可編程輸入/輸出單元 可編程邏輯單元 嵌入式塊RAM 布線資源 底層嵌入功能單元,BRAM,嵌入式塊RAM 嵌入式塊RAM可配置單/雙端口RAM、偽雙端口RAM、ROM、FIFO、SHIFT、CAM等；不同廠家的塊RAM大小不一樣： Altera：M512、M4K、M-RAM(512K) Xilinx：18kbit Lattic：9kbit,完全分開的讀寫口,FPGA器件結(jié)構(gòu) 可編程輸入/輸出單元 可編程邏輯單元 嵌入式塊RAM 布線

7、資源 底層嵌入功能單元,布線資源,布線資源 全局布線資源：用于全局時(shí)鐘/全局復(fù)位/全局置位布線； 長(zhǎng)線資源：用于BANK或者嵌入式功能單元的高速信號(hào)或者第二全局時(shí)鐘的布線； 短線資源：用于其中邏輯單元間的邏輯互聯(lián)與布線；,FPGA器件結(jié)構(gòu) 可編程輸入/輸出單元 可編程邏輯單元 嵌入式塊RAM 布線資源 底層嵌入功能單元,底層嵌入式功能塊 主要是指PLL/DPLL、DCM、DSP48、乘法器、嵌入式硬核/軟核； Xilinx：DCM、DSP48/48E、DPLL、Multiplier等 Altera：PLL/EPLL/FPLL、DSPcore等；,Multiplier結(jié)構(gòu),PLL/DCM,PLL

8、/DCM,Altera:PLL,Xilinx:DCM,內(nèi)嵌專用硬核 指高速串行收發(fā)器；GMAC、SERDES、PCIe等； Xilinx：GMAC、SERDES、PCI、GTX、GRX Atera：GMAC、SERDES、PCIe、SPI.4/SFI.5,SOPC(System on programmable chip):片上可編程系統(tǒng) FPGA內(nèi)嵌入了CPU/DSP，具備實(shí)現(xiàn)軟硬件協(xié)同設(shè)計(jì)的能力； Xilinx： EDK/system generator/matlab/accel DSP/modelsim Altera： SOPC builder/DSPbuilder/matlab/mode

9、lsim,基于FPGA的DSP設(shè)計(jì),基于FPGA的DSP設(shè)計(jì),Matlab *.m,system generator,Accel DSP *.v,simulink,modelsim,FPGA與CPLD區(qū)別,區(qū)別工藝/結(jié)構(gòu)/延時(shí)/配置 FPGA基于SRAM工藝，集成度高，以LE（包括LUT、FF及其他）為基本單元，有內(nèi)嵌BRAM、DSP、Multipler等，支持IO標(biāo)準(zhǔn)豐富(LVCOMS33/SSTL25/LVDS等)。具有易揮發(fā)性，需要有上電加載過(guò)程。在實(shí)現(xiàn)復(fù)雜算法、隊(duì)列調(diào)度、數(shù)據(jù)處理、高性能設(shè)計(jì)、大容量緩存設(shè)計(jì)等領(lǐng)域中有廣泛應(yīng)用 ； CPLD基于E2PROM工藝，集成度低，以MicroCe

10、ll（包括組合部分與寄存器）為基本單元。具有非揮發(fā)特性，可以重復(fù)寫入。在粘合邏輯、地址譯碼、簡(jiǎn)單控制、FPGA加載等設(shè)計(jì)中有廣泛應(yīng)用 FPGA基于豐富的觸發(fā)器結(jié)構(gòu)，適合于時(shí)序邏輯設(shè)計(jì)； CPLD基于乘積項(xiàng)結(jié)構(gòu)，適合于算法與組合邏輯設(shè)計(jì)； CPLD的布線結(jié)構(gòu)使得時(shí)序延遲是均勻的和可預(yù)測(cè)的； FPGA可以編程任意次,可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。,FPGA/ASIC,開發(fā)周期/風(fēng)險(xiǎn)/人力 ASIC開發(fā)周期長(zhǎng)，開發(fā)難度大，開發(fā)風(fēng)險(xiǎn)強(qiáng)，靈活性小，不具備可編程性； FPGA開發(fā)周期短，難度相對(duì)要小，具備可編程性，靈活度大，可降低開發(fā)風(fēng)險(xiǎn)； 開發(fā)流程 ASIC開發(fā)流程：設(shè)計(jì)輸入/邏輯

11、綜合/功能仿真/布圖規(guī)劃/布局布線/參數(shù)提取/版圖后仿； FPGA開發(fā)流程：設(shè)計(jì)輸入/功能仿真/邏輯綜合/布局布線/時(shí)序仿真/生成下載文件； 代碼風(fēng)格 ASIC：代碼最簡(jiǎn)最省/減少門級(jí)數(shù)/底層RAM/乘法器/除法器自己設(shè)計(jì)等； FPGA：RAM/MUL/DPLL等可以直接使用，可大量使用FF等，時(shí)鐘有專門的時(shí)鐘BUF來(lái)驅(qū)動(dòng)等；,設(shè)計(jì)流程,設(shè)計(jì)輸入,功能仿真,綜合優(yōu)化,布局布線,時(shí)序仿真,下載調(diào)試,設(shè)計(jì)修改,FPGA 的設(shè)計(jì)是一個(gè)迭代過(guò)程，主要有以上設(shè)計(jì)過(guò)程；,設(shè)計(jì)輸入 FPGA設(shè)計(jì)主要有狀態(tài)機(jī)輸入、原理圖、HDL語(yǔ)言等方式；HDL語(yǔ)言包括verilog、systemvlog、vhdl 功能仿真 驗(yàn)證設(shè)計(jì)時(shí)序是否符合要求；工具有modelsim、Activehdl、NC-Verilog/Vhdl、各廠家自帶工具等,調(diào)用模塊 行為仿真 模型,RTL代碼,testbench 文件,測(cè)試數(shù)據(jù),功能仿真,綜合優(yōu)化 將設(shè)計(jì)翻譯成門電路、FF、RAM、等功能單元連接的網(wǎng)表；綜合工具有：synplify Pro、DC compile、各廠家自帶工具等；,RTL 代碼,綜合優(yōu)化,調(diào)用 模塊 黑盒子,EDIF 網(wǎng)表,HDL 網(wǎng)表,綜合約束,布局布線 把綜