數(shù)字電子中的設(shè)計(jì)(電工電子課程設(shè)計(jì))

1、電子電路課程設(shè)計(jì) 目錄一、 課程設(shè)計(jì)整體的認(rèn)知1、 整體功能要求2、 系統(tǒng)結(jié)構(gòu)要求3、 電器指標(biāo)4、 擴(kuò)展指標(biāo)5、 設(shè)計(jì)條件二、 電路的具體設(shè)計(jì)1、 工作原理2、 秒脈沖信號(hào)發(fā)生器3、 分頻器4、 計(jì)數(shù)電路5、 校時(shí)電路6、 整點(diǎn)報(bào)時(shí)電路7、 秒表電路8、 電子鐘電路9、 鬧鐘電路三、 電路的調(diào)測(cè)1、 一一用仿真軟件對(duì)各個(gè)模塊的功能進(jìn)行功能仿真計(jì)數(shù)電路校時(shí)電路整點(diǎn)報(bào)時(shí)電路秒表電路電子鐘電路鬧鐘電路2、 將各個(gè)模塊集合銜接好3、 集成好后再進(jìn)行仿真（測(cè)試整體功能）四、小結(jié)一、整體功能的要求數(shù)字電子鐘應(yīng)該能以秒為最小的時(shí)間單位計(jì)時(shí)，同時(shí)應(yīng)能用數(shù)字直觀顯示當(dāng)前的時(shí)、分、秒。二、系統(tǒng)結(jié)構(gòu)要求數(shù)字電子鐘

2、的系統(tǒng)結(jié)構(gòu)方框圖如下圖。圖中秒信號(hào)電路產(chǎn)生1HZ標(biāo)準(zhǔn)計(jì)時(shí)信號(hào)，計(jì)時(shí)電路記錄當(dāng)前的時(shí)、分、秒值，數(shù)字顯示以數(shù)字方式顯示出當(dāng)前的時(shí)間值，音響報(bào)時(shí)電路用于整點(diǎn)報(bào)時(shí)，時(shí)分調(diào)整電路用于校正當(dāng)前的時(shí)間。時(shí)、分調(diào)整秒信號(hào)音響報(bào)時(shí)數(shù)字顯示計(jì)時(shí)電路RESET系統(tǒng)復(fù)位 三、電氣指標(biāo)1、 最小計(jì)時(shí)時(shí)間單位為1S。2、 秒和分計(jì)時(shí)范圍為0059，小時(shí)計(jì)時(shí)范圍為023，并可手動(dòng)將小時(shí)計(jì)時(shí)范圍轉(zhuǎn)換為112.3、 可手動(dòng)校正時(shí)、分。四、擴(kuò)展指標(biāo)1、 具有整點(diǎn)報(bào)時(shí)功能，要求每個(gè)整點(diǎn)前鳴叫4次低音（500HZ），59秒時(shí)鳴叫1次高音（1000hz）2、 通過轉(zhuǎn)換開關(guān)，可使電子鐘具有秒表功能，最小計(jì)時(shí)時(shí)間單位為10ms，最長(zhǎng)計(jì)時(shí)

3、時(shí)間單位為59min。五、 設(shè)計(jì)條件1、 電源條件：使用+5v電源2、 在foundation仿真軟件的條件下選擇器件，也可結(jié)合vhdl語(yǔ)言開發(fā)自己的邏輯器件來(lái)完成電路。3、 在設(shè)計(jì)前要先學(xué)會(huì)foundation軟件的使用六、電路的具體設(shè)計(jì)：1、 工作原理： 數(shù)字鐘主要由一下幾部分組成：振蕩器和分頻器組成的標(biāo)準(zhǔn)秒信號(hào)發(fā)生器；60進(jìn)制分；秒計(jì)數(shù)器及12進(jìn)制（或24進(jìn)制）時(shí)計(jì)數(shù)器；時(shí)、分、秒的譯碼顯示電路部分；校時(shí)電路、由這些基本的單元組成的框圖如下圖：或秒計(jì)數(shù)器時(shí)計(jì)數(shù)器分計(jì)數(shù)器時(shí)校正分校正振蕩器單次脈沖分頻器秒譯碼器分譯碼器時(shí)譯碼器秒顯示器分顯示器時(shí)顯示器數(shù)字鐘原路框圖數(shù)字鐘的工作原理是：由多諧

4、振蕩器產(chǎn)生的穩(wěn)定的高頻脈沖經(jīng)分裂后得到1hz的標(biāo)準(zhǔn)信號(hào)，作為秒計(jì)數(shù)器的技術(shù)脈沖；秒計(jì)數(shù)器計(jì)滿60后，向分計(jì)數(shù)器發(fā)出進(jìn)位信號(hào)；分計(jì)數(shù)器計(jì)滿60后，向時(shí)技術(shù)器發(fā)出進(jìn)位脈沖；小時(shí)按24進(jìn)制或12翻1規(guī)律計(jì)數(shù)。計(jì)數(shù)器的輸出分別驅(qū)動(dòng)譯碼電路，數(shù)碼管顯示時(shí)間。當(dāng)計(jì)數(shù)器出現(xiàn)誤差或電源剛接通時(shí)，可撥動(dòng)時(shí)、分校正開關(guān)進(jìn)行校正。3、分頻器 分頻器的功能主要有兩個(gè)：一是產(chǎn)生標(biāo)準(zhǔn)秒信號(hào)；二是提供給功能擴(kuò)展電路所需的信號(hào)，如仿電臺(tái)報(bào)時(shí)用的1000hz的高音頻信號(hào)和500hz的低音頻信號(hào)等。用3級(jí)M=10的計(jì)數(shù)器對(duì)1000hz信號(hào)分頻，得到1hz標(biāo)準(zhǔn)信號(hào)。同時(shí)如圖所示，由555輸出的2000hz信號(hào)可直接作為高音頻信號(hào)，

5、從第一級(jí)取出2分頻信號(hào)即得到1000hz的高音頻，再取2分頻得到500hz低音頻，在1000hz的基礎(chǔ)上取3個(gè)10分頻得到1hz的標(biāo)準(zhǔn)秒脈沖信號(hào)。1hz的分頻電路 1000hz和500hz的分頻電路4， 計(jì)數(shù)器電路電子鐘的分和秒的計(jì)時(shí)采用60進(jìn)制計(jì)數(shù)方式，其計(jì)數(shù)規(guī)律0001585900，選用十進(jìn)制或16進(jìn)制計(jì)數(shù)器兩級(jí)級(jí)聯(lián)計(jì)數(shù)器即可構(gòu)成M=16的計(jì)數(shù)器。這里我選擇7416074160是一個(gè)4位二進(jìn)制的計(jì)數(shù)器，它具有異步清除端與同步清除端不同的是，它不受時(shí)鐘脈沖控制，只要來(lái)有效電平，就立即清零，無(wú)需再等下一個(gè)計(jì)數(shù)脈沖的有效沿到來(lái)。 具體功能如下：1.異步清零功能 只要（CR的非）有效電平到來(lái)，無(wú)論

6、有無(wú)CP脈沖，輸出為“0”。在圖形符號(hào)中，CR的非的信號(hào)為CT=0，若接成七進(jìn)制計(jì)數(shù)器，這里要特別注意，控制清零端的信號(hào)不是N-1（6），而是N（7）狀態(tài)。其實(shí)，很容易解釋，由于異步清零端信號(hào)一旦出現(xiàn)就立即生效，如剛出現(xiàn)0111，就立即送到（CR的非）端，使?fàn)顟B(tài)變?yōu)?000。所以，清零信號(hào)是非常短暫的，僅是過度狀態(tài)，不能成為計(jì)數(shù)的一個(gè)狀態(tài)。清零端是低電平有效。 2.同步置數(shù)功能 當(dāng)（LD的非）為有效電平時(shí)，計(jì)數(shù)功能被禁止，在CP脈沖上升沿作用下D0D3的數(shù)據(jù)被置入計(jì)數(shù)器并呈現(xiàn)在Q0Q3端。若接成七進(jìn)制計(jì)數(shù)器，控制置數(shù)端的信號(hào)是N（7）狀態(tài)，如在D0D3置入0000，則在Q0Q3端呈現(xiàn)的數(shù)據(jù)就是

7、0110。74160集成塊：具體功能表如下：用74160采用同步級(jí)聯(lián)預(yù)置零法構(gòu)成60進(jìn)制計(jì)數(shù)器，同步級(jí)聯(lián)的好處：同步計(jì)數(shù)器的寄存器時(shí)鐘是相同的,這樣所有的寄存器都在同一時(shí)刻發(fā)生變化.而異步計(jì)數(shù)器的寄存器時(shí)鐘可能是不同的,這使得各個(gè)寄存器的值可能不在同一時(shí)刻發(fā)生變化,所發(fā)異步計(jì)數(shù)器的延遲比較大,工作速度比較低 60進(jìn)制計(jì)數(shù)器圖60進(jìn)制計(jì)數(shù)器需要做兩個(gè)，因?yàn)榉趾兔攵际怯?0進(jìn)制計(jì)數(shù)器。下圖是60進(jìn)制計(jì)數(shù)器在foundation軟件的仿真結(jié)果：同樣的方法再做一個(gè)24進(jìn)制計(jì)數(shù)器，如下圖：圖中的非門是在電路的校時(shí)調(diào)試階段加入的邏輯關(guān)系，與本模塊并無(wú)太大的邏輯關(guān)系本模塊的仿真結(jié)果如下圖：時(shí)計(jì)數(shù)器具有兩種計(jì)

8、時(shí)方式：一是生活習(xí)慣中的計(jì)時(shí)規(guī)律，即“12翻1”特殊進(jìn)制計(jì)數(shù)器；二是24進(jìn)制計(jì)數(shù)器，其技術(shù)規(guī)律與M=60一樣，只需要用復(fù)位控制方式將計(jì)數(shù)器級(jí)聯(lián)即可實(shí)現(xiàn)。 12翻1的特殊進(jìn)制計(jì)數(shù)器，當(dāng)數(shù)字鐘的計(jì)時(shí)器運(yùn)行到12時(shí)59分59秒時(shí)，秒的個(gè)位計(jì)數(shù)器再接受一個(gè)秒脈沖時(shí)，數(shù)字鐘應(yīng)自動(dòng)顯示為01時(shí)00分00秒，實(shí)現(xiàn)日常生活中習(xí)慣用的計(jì)時(shí)規(guī)律。從12翻1小時(shí)時(shí)序表可以看出，時(shí)計(jì)數(shù)器的個(gè)位有09十個(gè)狀態(tài)，十位只有0和1兩種狀態(tài)，因此時(shí)十位可用1個(gè)D觸發(fā)器來(lái)實(shí)現(xiàn)兩種狀態(tài)。時(shí)的個(gè)位雖然只有09十個(gè)狀態(tài)，但其重復(fù)周期需要輸入13個(gè)時(shí)鐘脈沖，可以看出時(shí)計(jì)數(shù)器的狀態(tài)要發(fā)生兩次跳變；一是計(jì)數(shù)器計(jì)到M=10，即個(gè)位計(jì)數(shù)器的狀態(tài)

9、為1001后變?yōu)?，十位計(jì)數(shù)器的QE=1；二是計(jì)數(shù)計(jì)到M=12后，十位變?yōu)椤?”，即QE=0個(gè)位狀態(tài)由0010變到0001.設(shè)計(jì)12翻1電路時(shí)，首先應(yīng)選用適當(dāng)?shù)挠?jì)數(shù)器型號(hào)，然后再進(jìn)一步根據(jù)時(shí)序邏輯設(shè)計(jì)。這里我采用VHDL語(yǔ)言的形式來(lái)編寫12與24進(jìn)制的轉(zhuǎn)換源程序如下：library ieee;use ieee. std_logic_1164.all;entity cntm12 isport(H1A:in std_logic; H1B:in std_logic; H1C:in std_logic; H1D:in std_logic; H2A:in std_logic; H2B:in std_lo

10、gic; H2C:in std_logic; H2D:in std_logic; H1AOUT:out std_logic; H1BOUT:out std_logic; H1COUT:out std_logic; H1DOUT:out std_logic; H2AOUT:out std_logic; H2BOUT:out std_logic; H2COUT:out std_logic; H2DOUT:out std_logic; AMORPM:out std_logic); end cntm12;architecture beh of cntm12 is signal temp_in : st

11、d_logic_vector (7 downto 0); signal temp_out: std_logic_vector (8 downto 0);begin temp_in temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_outtemp_out temp_outtemp_out temp_out temp_

12、outtemp_out=000000000; end case; AMORPM=temp_out(8); H2DOUT=temp_out(7); H2COUT=temp_out(6); H2BOUT=temp_out(5); H2AOUT =temp_out(4); H1DOUT=temp_out(3); H1COUT=temp_out(2); H1BOUT=temp_out(1); H1AOUT=temp_out(0); end process;end beh;軟件仿真結(jié)果：HOURSHIQA :24進(jìn)制的時(shí)十位 HOURGEQA ：24進(jìn)制的時(shí)個(gè)位 H2AOUT ：12進(jìn)制的時(shí)十位 H1A

13、OUT ：12進(jìn)制的時(shí)個(gè)位由上圖顯示仿真的結(jié)果顯示是正確的5、控制電路部分： 數(shù)字鐘在接通電源或計(jì)時(shí)時(shí)出現(xiàn)誤差時(shí)，需要進(jìn)行校正時(shí)間，這是數(shù)字鐘應(yīng)該具備的一種基本功能，有時(shí)為簡(jiǎn)單起見，只設(shè)時(shí)和分的校正。對(duì)校時(shí)電路的要求是：在進(jìn)行時(shí)校正時(shí)不影響分、秒計(jì)時(shí)，同理在進(jìn)行分校時(shí)是不影響秒計(jì)時(shí)。校時(shí)脈沖可用1hz標(biāo)準(zhǔn)秒脈沖信號(hào)、消除抖動(dòng)開關(guān)、單脈沖按鍵等，根據(jù)需要由轉(zhuǎn)換開關(guān)接入電路、校正完畢開關(guān)復(fù)位，使計(jì)數(shù)器轉(zhuǎn)入正常計(jì)時(shí)狀態(tài)。正常計(jì)數(shù)時(shí)，分計(jì)數(shù)器的cp脈沖來(lái)自秒的進(jìn)位信號(hào)cp1，時(shí)計(jì)時(shí)的cp脈沖來(lái)自分的進(jìn)位信號(hào)。在校時(shí)時(shí)，需要加入一個(gè)校時(shí)脈沖cp。為加快校時(shí)速度，可選用校時(shí)脈沖為頻率為2hz，4hz，8h

14、z等。根據(jù)與非門的關(guān)系設(shè)計(jì)時(shí)與分的校時(shí)邏輯關(guān)系；設(shè)計(jì)的過程用cp控制進(jìn)位信號(hào)；讓秒信號(hào)的進(jìn)位信號(hào)作為分計(jì)時(shí)器的CP信號(hào)，同理讓分的進(jìn)位信號(hào)作為時(shí)計(jì)時(shí)器的CP信號(hào)，同時(shí)讓分的進(jìn)位信號(hào)作為整點(diǎn)鬧鐘的部分信號(hào)校時(shí)、校分電路： 校時(shí)校分邏輯電路6、 整點(diǎn)報(bào)時(shí)電路電子鐘走到整點(diǎn)時(shí)即發(fā)出音響。通常按照4低音、1高音的順序發(fā)出間斷聲響，以最后一聲高音結(jié)束為整點(diǎn)時(shí)刻。只要把整點(diǎn)報(bào)時(shí)的時(shí)刻，即各計(jì)數(shù)器的狀態(tài)分揀出來(lái)，控制報(bào)時(shí)音響電路即可達(dá)到報(bào)時(shí)效果。下面分析計(jì)時(shí)器的報(bào)時(shí)狀態(tài)；分十位計(jì)數(shù)狀態(tài)為QDQCQBQA=0101,分個(gè)位的計(jì)數(shù)狀態(tài)為QDQCQBQA=1001，即（59）10分時(shí)準(zhǔn)備報(bào)時(shí)，等待秒的報(bào)時(shí)信號(hào)，等

15、待秒的報(bào)時(shí)信號(hào)到來(lái)即59分51秒開始鳴音報(bào)時(shí)。設(shè)低音報(bào)時(shí)頻率為500hz，高音報(bào)時(shí)頻率為1000hz，低音音響發(fā)生在59分51秒、53秒、55秒、57秒，沒一聲音響持續(xù)1秒，間歇1秒鐘。取秒計(jì)數(shù)器的信號(hào)分別在51秒、53秒、55秒、57秒、59秒時(shí)相或再與分計(jì)數(shù)器的進(jìn)位信號(hào)相與，最后計(jì)數(shù)時(shí)再設(shè)計(jì)一個(gè)與非門電路，分別輸入1000hz、500hz，根據(jù)適當(dāng)?shù)臈l件使用適當(dāng)?shù)念l率，這樣即得到整點(diǎn)報(bào)時(shí)的4聲低音、1聲高音的報(bào)時(shí)效果。 電路中的電路圖如下：整點(diǎn)報(bào)時(shí)軟件仿真結(jié)果：整點(diǎn)報(bào)時(shí)電路仿真結(jié)果分析： HOURSHIA :時(shí)十位 HOURGEA ：時(shí)個(gè)位 MINSHIA ：分十位 MINGEA ：分個(gè)位

16、 SECSHIA ：秒十位 SECGEA ：秒個(gè)位仿真值：HOURGE 是5，也正是5點(diǎn)時(shí)報(bào)時(shí)。Laba代表接喇叭的接口，此時(shí)出現(xiàn)5個(gè)高電平，最后一個(gè)的頻率比前幾個(gè)都要大，說(shuō)明是4高音1低音。7、 鬧鐘電路本鬧鐘體系設(shè)計(jì)了一個(gè)時(shí)和分兩個(gè)計(jì)時(shí)器，用手動(dòng)的秒脈沖作為計(jì)時(shí)器的cp，讓分計(jì)數(shù)器的進(jìn)位信號(hào)作為時(shí)計(jì)數(shù)器的cp，這樣就達(dá)到了手動(dòng)定時(shí)的目的。 在整個(gè)電路的糅合時(shí)，只需要將鬧鐘電路的時(shí)和分計(jì)數(shù)器的數(shù)值與時(shí)鐘電路時(shí)、分計(jì)數(shù)器的時(shí)、分相互比較，只要兩個(gè)數(shù)字的同伙值為1，則達(dá)到了時(shí)、分兩位相同的目的。外部電路：內(nèi)部電路：鬧鐘比較器外電路：主要起到將時(shí)鐘信號(hào)與鬧鐘信號(hào)比較的作用，將相似的信號(hào)做同或運(yùn)算鬧

17、鐘比較器內(nèi)電路：鬧鐘的內(nèi)電路主要就是一個(gè)比較器學(xué)號(hào)報(bào)時(shí)電路 數(shù)字鐘在指定是的時(shí)刻發(fā)出信號(hào)，或驅(qū)動(dòng)音響電路“鬧時(shí)”，或?qū)δ逞b置的電源進(jìn)行接通或斷開“控制”。不管是鬧時(shí)還是控制，都要求時(shí)間的準(zhǔn)確，即信號(hào)的開始時(shí)刻與持續(xù)時(shí)間必須滿足規(guī)定的要求。要求14：20發(fā)出鬧事信號(hào)，4低1高音。 因?yàn)?4：20對(duì)應(yīng)數(shù)字鐘的時(shí)十位狀態(tài)為QAQBQCQD=0001，時(shí)個(gè)位為QAQBQCQD=0100,分十位的狀態(tài)為QAQBQCQD=0001,分個(gè)位為QAQBQCQD=1001。集成外部狀態(tài)：集成塊內(nèi)部電路：學(xué)號(hào)報(bào)時(shí)軟件仿真結(jié)果：根據(jù)上圖顯示的結(jié)果給出結(jié)論： 在14：19：51時(shí)開始第一次低音鬧鐘，以后每次到這個(gè)時(shí)間

18、時(shí)就會(huì)鬧鐘，達(dá)到了與其的試驗(yàn)?zāi)康?，本模塊順利完成。顯示選擇電路： 主要功能是選擇顯示鬧鐘還是正常顯示時(shí)鐘；顯示選擇外部電路顯示選擇內(nèi)電路：顯示選擇電路是選擇74153數(shù)據(jù)選擇器來(lái)做的，采用8片74153級(jí)聯(lián)來(lái)實(shí)現(xiàn)數(shù)據(jù)的選擇最后完成的是譯碼顯示電路：這部分電路主要用到數(shù)據(jù)選擇器74153，74139，74161，這些器件foundation軟件里都有，不需要我們?cè)O(shè)計(jì)。但譯碼器7448本軟件里面不提供，需要我們自己設(shè)計(jì)。在數(shù)字系統(tǒng)中，為了用數(shù)碼管顯示十進(jìn)制數(shù)字，首先要將二-十進(jìn)制代碼送至顯示譯碼器，再由譯碼器的輸出去驅(qū)動(dòng)數(shù)碼器。由于各種顯示器的工作方式不同，對(duì)譯碼器的要求也不一樣。要求譯碼器能將每

19、一組BCD碼翻譯成顯示器件所需要的七位二進(jìn)制代碼。半導(dǎo)體數(shù)碼管既有共陽(yáng)結(jié)構(gòu)，也有共陰結(jié)構(gòu)，它們要求所配用的顯示譯碼器的輸出有效電平為低電平或高電平。7448是8421BCD七位顯示譯碼器。根據(jù)7448的功能表我用VERILOG 語(yǔ)言設(shè)計(jì)了7448.代碼如下：module decode4_7(decodeout,indec);output6:0 decodeout;input3:0 indec;reg6:0 decodeout;always (indec)begincase(indec) 4d0:decodeout=7b1111110;4d1:decodeout=7b0110000;4d2:de

20、codeout=7b1101101;4d3:decodeout=7b1111001;4d4:decodeout=7b0110011;4d5:decodeout=7b1011011;4d6:decodeout=7b1011111;4d7:decodeout=7b1110000;4d8:decodeout=7b1111111;4d9:decodeout=7b1111011;default: decodeout=7bx;endcaseendendmodule主體電路的裝調(diào)：由前面的數(shù)字鐘組成電路框圖按照信號(hào)的流向分級(jí)安裝，逐級(jí)級(jí)聯(lián)。這里的每一級(jí)是指組成數(shù)字鐘的各功能電路。級(jí)聯(lián)時(shí)如果出現(xiàn)時(shí)序配合不同步，或尖峰脈沖干擾，引起邏輯混亂，可以增加多級(jí)邏輯門來(lái)延遲。畫數(shù)字鐘的主體邏輯電路圖。經(jīng)過聯(lián)調(diào)并糾正設(shè)計(jì)方案的錯(cuò)誤和不足之處后，再測(cè)試電路的邏輯功能是否滿足設(shè)計(jì)要求。最后畫出滿足設(shè)計(jì)要求的總體邏輯電路圖。實(shí)驗(yàn)小結(jié) 經(jīng)過長(zhǎng)達(dá)兩個(gè)星期的設(shè)計(jì)與思考，我終于完成了最后的設(shè)計(jì)任務(wù)。 開始拿到題目，覺得很簡(jiǎn)單，就是幾個(gè)計(jì)數(shù)器、選擇器、控制電路、譯碼顯示電路而已，但正真設(shè)計(jì)下來(lái)，覺得問題還蠻多的。尤其在最初的方案確定上。一開始選擇7492和7490作為計(jì)數(shù)器，當(dāng)電路已經(jīng)設(shè)計(jì)好了時(shí)，同學(xué)說(shuō)foundation軟件不提供7