APR-軟件教學

1、自動布局布線軟件,2012年04月18日,1/74,IC典型流程,Matlab,Modelsim, Questasim, Muxplus II,Design Compiler,Astro， Encounter,數(shù)字VLSI 流程,Matlab,Spectre,Virtuoso, laker,Calibre,模擬IC 流程,Spectre,Modelsim, Questasim, Muxplus II,2/74,主要內(nèi)容,自動布局布線基本概念 自動布局布線工具介紹 Astro工具使用 后仿真 演示,3/74,自動布局布線基本概念,版圖，GDS，（Graphic Data System）,用來控制

2、集成電路光掩膜繪制 。 自動布局+自動布線=畫完版圖,4/74,5/74,自動布局布線工具介紹,1.Synopsys的Astro。2002年以前叫Apollo,2007年以后軟件名稱改為IC Compiler(ICC) 。 2. Cadence的SOC Encounter,6/74,兩個工具比較,工藝庫格式不同，Astro需要二進制db格式，Encounter需要ASCII形式的.lef文件 Astro一個進程可以打開多個cell，命令行不占用Terminal，而Encounter一個進程只能打開一個cell，命令行占用Terminal。 Astro能讀入GDS，支持CEL view，Enco

3、unter不支持讀入GDS。 Astro沒有提供Calibre的接口，不能讀入Calibre DRC的結果，Encounter可以直接讀入Calibre的運行結果,7/74,Astro自動布局布線流程,8/74,數(shù)據(jù)輸入,工藝庫文件-是Foundry或IP提供商提供的各種庫（標準單元庫、IO庫、SRAM庫和IP庫）和工藝文件 -網(wǎng)站下載 設計文件網(wǎng)表文件（.sv文件）和時序約束文件（.sdc文件）-都是DC綜合得到 管腳排列文件（.tdf文件）-手動編寫,保存成XXX.tdf到任意你能找到目錄里。 課件中是在軟件啟動目錄下創(chuàng)建了一個data目錄來保存tdf文件,9/74,IO管腳排列文件,IO

4、順序 插入一些特殊的IO單元： IO電源 IO地 Corner,10/74,;1.1V digital core power/ground insertPad VDD PVDD1RN VDD VDD insertPad VSS PVSS1RN VSS VSS ;3.3V digital IO power/ground dbCreateCellInst (geGetEditCell) PVDD2RN VDD_IO 0 No (0 0) fsk0323 dbCreateCellInst (geGetEditCell) PVSS2RN VSS_IO 0 No (0 0) fsk0323 ;Corne

5、r cell dbCreateCellInst (geGetEditCell) PCORNERRN CORNER1 0 No (0 0) fsk0323 dbCreateCellInst (geGetEditCell) PCORNERRN CORNER2 0 No (0 0) fsk0323 dbCreateCellInst (geGetEditCell) PCORNERRN CORNER3 0 No (0 0) fsk0323 dbCreateCellInst (geGetEditCell) PCORNERRN CORNER4 0 No (0 0) fsk0323 tdfPurgePadCo

6、nstr pad CORNER1 Bottom pad CORNER2 Right pad CORNER3 Top pad CORNER4 Left pad VDD_IO left 1 pad VSS_IO left 2 pad data_in_block top 1 pad fsk_out_block top 2 pad VDD right 1 pad VSS right 2 pad clk_block bottom 2 pad en_block bottom 1,IO管腳排列文件-tdf,insertPad 使用方法： insertPad netName padCellName padNa

7、me connectPin dbCreateCellInst 使用方法： dbCreateCellInst cellId childLibName chlidCellName chilidInstName rotationStr mirrorStr Points topCellName,11/74,注意空格,工具啟動,創(chuàng)建軟件啟動目錄 mkdir astro 進入軟件啟動目錄 cd astro 創(chuàng)建保存tdf文件的目錄 data source /opt/demo/synopsys.env astro_shell &,12/74,工具界面,命令輸入 例如：help “insertPad” 查看i

8、nsertPad 命令使用方法,13/74,創(chuàng)建設計庫,Technology File: /home/smic/smic_40/SCC40NLL_HS_RVT_V0p1a/astro/tf/scc40nll_hs_7lm_1tm.tf,14/74,打開設計庫,15/74,設計文件導入1/3,16/74,設置 電源線VDD 地線VSS,設計文件導入2/3,17/74,添加兩個參考庫 一個是標準單元 一個是IO,設計文件導入3/3,/home/smic/smic_40/SCC40NLL_HS_RVT_V0p1a/astro/SCC40NLL_HS_RVT_V0p1 /home/smic/smic_

9、40/SP40NLLD2RN_3P3V_V0p2/apollo/SP40NLLD2RN_3P3V_V0p1_7MT_1TM/,18/74,打開設計單元（Cell）,19/74,布局規(guī)劃,確定芯片的尺寸、 模塊的位置、 標準單元的排列形式、 IO單元及宏單元的位置放置、 電源和地線的分布,20/74,布局規(guī)劃-流程,整體規(guī)劃,電源/地線規(guī)劃,加Pad Filler,1.裝載IO管腳排列文件,2.芯片面積、標準單元布局方式的選擇,3.宏單元放置,1.將標準單元、IO單元和宏單元的電源、地端口與電源線、地線相連。,2.在核(Core)和IO單元之間加入電源/地環(huán)(ring)。,加布局障礙,3.加St

10、rap。,4.將芯片的Ring連接到電源/地IO的電源、地端口。,21/74,整體規(guī)劃裝載IO管腳排列文件,22/74,整體規(guī)劃標準單元布局,芯片面積受兩方面因素決定： pad限制的設計 (Pad Limited Design)， IO數(shù)量較多。 core限制的設計(Core Limited Design)，標準單元和宏單元（SRAM和IP）的數(shù)量較多。,23/74,整體規(guī)劃標準單元布局,在設計窗口中選擇 Design Setup-setup floorplan,24/74,IO擺放,IO之間的間距 取決于封裝廠封 裝水平,25/74,電源/地線規(guī)劃,電源/地線網(wǎng)絡分布在整個芯片，其作用： 為

11、每一個單元提供穩(wěn)定的電壓 直接關系到芯片的性能 一個完整的電源/地網(wǎng)絡的設計還應考慮： 電壓降（lR Drop） 電遷移（EM，Electromigration）,26/74,電源/地 環(huán)規(guī)劃,在核（Core）和IO單元之間加入電源/地環(huán)（ring）。 連接內(nèi)部電源/地和電源/地IO的紐帶。 電源/地環(huán)上的電流是最大的，因此它的線寬也最大。（一般是1mA/um ） 在設計窗口中選擇PreRoute-Rectangular,27/74,電源/地線規(guī)劃,將標準單元和宏單元的電源、地端口與電源線、地線進行邏輯相連。 在設計窗口中選擇Pre Route-Connect Ports to P/G,28/

12、74,VDD 的net type是 Power VSS 的net type 是 Ground,電源/地線規(guī)劃,29/74,電源/地 環(huán) 與電源/地Pad 連接,30/74,加Pad Filler,加Pad Filler是為了填充IO單元與IO單元之間的間隙，使IO連在一起。在設計窗口中選擇PostPlace-Add Pad Fillers 在Filler欄填寫Filler單元名稱時要注意填寫順序，要求寬度大的填在前面。 40nm 庫中得pad filler 有以下幾種： PFILL20RN， PFILL10RN， PFILL5RN， PFILL2RN， PFILL1RN， PFILL01RN，

13、 PFILL001RN，,31/74,創(chuàng)建電容查找表模型,32/74,布局,布局(Placement)是確定每個標準單元位置的過程。一個合理的布局要求： 每個標準單元都放在有效的位置上 單元間沒有重疊。 布局的好壞影響： 芯片的面積， 芯片的性能、 布通率 整個后端設計的時間,33/74,布局流程,34/74,布局流程裝載時序約束文件,時序約束文件（top_pad.sdc是邏輯綜合軟件DC產(chǎn)生的）主要定義了: 芯片的工作時鐘頻率，時鐘歪斜、抖動 輸入輸出延時以及輸出負載,35/74,布局流程時序設置,在設計窗口中選擇Timing- Timing Setup，在彈出的窗口中進行用于靜態(tài)時序分析的

14、選項設置。,0.1,36/74,布局流程布局選項設置,在設計窗口中選擇InPlace-Placement Common Options，在彈出菜單的“Optimiaztion Mode”一欄中選擇“Congestion”和“Timing”，表示選用時序和擁塞共同驅(qū)動的布局。其他選項可以缺省。,37/74,預布局階段主要是對高扇出網(wǎng)線進行優(yōu)化： 1.在設計窗口中選擇InPlace-Auto Place， 2.在彈出窗口的“Stage”一欄選擇“Pre-place”，并點擊菜單中的“Detail Options”按鈕， 3.在“Pre-Place optimization”一欄中選擇“Cell D

15、own Size”，其他選項缺省,布局流程預布局及時序分析,38/74,布局流程預布局及時序分析,Slack 為負表示不滿足，需要再優(yōu)化,39/74,布局流程布局及時序分析,40/74,布局流程布局后第一次優(yōu)化,41/74,時鐘樹綜合的主要目的是減小時鐘偏差。 時鐘偏差是指從時鐘源點（Source）到各時鐘匯點（Sink）的最大延時時間的差值。,時鐘樹綜合,42/74,時鐘樹綜合：在時鐘網(wǎng)絡中插入時鐘緩沖器（buffer） 。 在布局之后布線之前，這時： 每個單元的位置確定 電源/地已預布線， 關鍵時序路徑上的單元已被優(yōu)化， 不存在建立時間上的時序違反，,時鐘樹綜合,43/74,時鐘樹綜合前，

16、首先要設置時鐘樹選項。這些選項包括: 環(huán)境 (最好、最壞及典型)、 時鐘偏差類型 (全局時鐘偏差、局部時鐘偏差及有用時鐘偏差)、 優(yōu)化程度、 時鐘定義、 時鐘緩沖器及倒相器定義、 時鐘樹結構和時鐘樹優(yōu)化方式以及目標的設置。 在設計窗口中選擇Clock-Clock Common Options，在窗口中進行相關選項的設置 。,時鐘樹綜合時鐘選項,44/74,時鐘樹綜合時鐘選項,45/74,時鐘樹綜合時鐘樹綜合,46/74,時鐘樹綜合后，分析時鐘偏差、最小插入延時是否符合設計要求。在設計窗口中選擇Clock-Skew analysis。,時鐘樹綜合時鐘偏差分析,47/74,時鐘樹綜合之前，所有的靜

17、態(tài)時序分析都是基于一個理想的時鐘網(wǎng)絡（時鐘偏差為0）來分析的。 時鐘樹綜合后，需要考慮Clock Skew后再次進行靜態(tài)時序分析，因此需要重新設置時序選項。,時鐘樹綜合重新時序分析,（tcl “set_propagated_clock all_clock”）,48/74,時鐘綜合后的布局優(yōu)化及時序分析,49/74,布線,布線工具根據(jù)單元的連接關系及時序約束進行自動布線，使關鍵路徑上的連線盡量短。布線包括: 時鐘布線 普通信號布線 布線主要分: 全局布線（Global Route） 布線通道分配（Track Assignment） 詳細布線（Detail Route） 布線修補（Search &

18、 Refine）,50/74,布線流程,1. 標準單元電源/地線連接 2. 裝載天線效應約束文件 3分布式布線設置 4布線選項設置 5布線高級選項設置 6時鐘線布線 7普通信號線布線及時序分析 8布線后的各項性能分析,51/74,標準單元電源/地線連接,52/74,裝載天線效應約束文件,天線效應-在集成電路制造過程中的金屬等離子刻蝕階段，接到器件柵極上的金屬會收集電荷，如果電荷積累到一定程度，柵極的薄氧層會被擊穿，器件因此失效 。 為了能讓Astro在布線過程中避免出現(xiàn)天線效應，首先要裝載由Foundry提供的天線效應約束文件（.clf）。命令為： load “天線效應約束文件名” 有兩種方法

19、可以修復天線效應違反，一種方法是鋁線跳到頂層，另一種方法是在柵極附近增加二極管。,53/74,分布式布線設置,隨著芯片規(guī)模的增加，連線數(shù)越來越多，因此布線是個非常費時的過程。如果存在多個CPU，為加快布線，可以采用分布式布線的方式。在設計窗口中選Route Setup-Distributed Routing Setup。在彈出的窗口中選擇“Connect”選項。,54/74,布線選項設置,設置的原則是根據(jù)設計的需要，在設計的時序、DRC規(guī)則和CPU 的運行時間上作出平衡。 這些選項設置會影響以下操作：部分連線布線、全局布線、布線通道分配、詳細布線、布線修復、區(qū)域布線、布線的優(yōu)化等。 在設計窗口

20、中選Route Setup-Route Common Options,55/74,布線高級選項設置,這部分選項設置主要是為了避免布線時出現(xiàn)的天線效應。 在設計窗口中選Route Setup-HPO Signal Route Options。,56/74,時鐘線布線,在普通信號布線前，先對部分特殊的互連線進行布線，比如時鐘信號線或關鍵時序路徑連線，布完這些線后，先進行時序分析看是否滿足要求然后再布其它連線。 在設計窗口中選擇Route-Net Route Group，選擇窗口中的“All clock nets”和“Trim antenna of users wire”選項，其余選項缺省。相應的腳

21、本為：,57/74,普通信號線布線及時序分析,在設計窗口中選Route-Auto Route， 彈出對話框中對“Search & Repair Loop”的次數(shù)進行設置，一般設為5，若布線修復的次數(shù)設的過多，會比較費時。,58/74,普通信號線布線及時序分析,布線完成后要求不能存在設計規(guī)則和天線效應的違反。查看如下日志文件即可判斷是否存在設計規(guī)則和天線效應的違反。 DRC-SUMMARY: TOTAL VIOLATIONS = 0 (0) /表示不存在設計規(guī)則違反 Total nets not meeting constraints = 0 /表示不存在天線效應違反,59/74,布線完 的時序報告,60/74,布局布線完版圖修改顯示層次前,61/74,布局布線完版圖,修改顯示層次,62/74,布線后的各項性能分析,布線完成后需要進行各項性能分析，包括： 1.靜態(tài)時序分析-要求時序上（建立時間、維持時間、最大跳變時間和最大負載電容）不能有任何違反。 2.串擾分析-深亞微米工藝下，連線間的耦合電容在不斷增加，而設計的時序要求卻不斷提高，因此串擾問題將變得越來越嚴重。 3.功耗、壓降和電遷移分析,63/74,版圖驗證,1.設計規(guī)則檢查（DRC