重慶大學(xué)2012期末EDA復(fù)習(xí)綱要

1、1、 題型填空10*2 簡(jiǎn)答4*5 分析3*10（程序分析，畫(huà)出對(duì)應(yīng)波形圖；給出程序，畫(huà)出電路） 設(shè)計(jì)2*15（要求條例分明，邏輯清晰）2、 考點(diǎn)一、EDA設(shè)計(jì)流程1、 EDA設(shè)計(jì)流程：設(shè)計(jì)輸入、綜合、適配、時(shí)序仿真及功能仿真、編程下載、硬件測(cè)試2、 設(shè)計(jì)輸入：圖形輸入、HDL文本輸入。圖形輸入：原理圖輸入、狀態(tài)圖輸入和波形圖輸入。3、 時(shí)序仿真：接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中包含了器件硬件特性參數(shù)，仿真精度高。4、 功能仿真：直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試，以了解其實(shí)現(xiàn)的功能是否滿(mǎn)足原設(shè)計(jì)要求，仿真過(guò)程不涉及任何具體器件的硬件特性。設(shè)計(jì)耗時(shí)短，對(duì)硬件庫(kù)、綜

2、合器等沒(méi)有任何要求。一般先進(jìn)行功能測(cè)試再進(jìn)行時(shí)序仿真。二、FPGA/CPLD 1、CPLD：乘積項(xiàng)原理 FPGA:查找表原理三、有限狀態(tài)機(jī)設(shè)計(jì) 1、狀態(tài)編碼：狀態(tài)位直接輸出型編碼、順序編碼、一位熱鍵編碼 2、狀態(tài)位直接輸出型編碼：將狀態(tài)編碼直接輸出作為控制信號(hào)，即output=state，要求對(duì)狀態(tài)機(jī)個(gè)狀態(tài)的編碼做特殊的選擇，以適應(yīng)控制時(shí)序的要求。 3、順序編碼：000-001-010-011-100-101-110-111,8位狀態(tài)機(jī)只需要三個(gè)狀態(tài)機(jī)。 4、一位熱鍵編碼：用n個(gè)觸發(fā)器實(shí)現(xiàn)具有n個(gè)狀態(tài)的狀態(tài)機(jī)，狀態(tài)機(jī)中的每一位都由其中一個(gè)觸發(fā)器的狀態(tài)表示。-。四、VHDL文字規(guī)則1、整數(shù)、實(shí)數(shù)

3、（必須帶有小數(shù)點(diǎn)）、物理量文字（VHDL不接受此類(lèi)文字），如：60s，100m2、字符串：一維的字符數(shù)組。字符以單引號(hào)標(biāo)示，字符串以雙引號(hào)標(biāo)示。文字字符串：雙引號(hào)括起的一段文字。數(shù)字字符串，預(yù)定義的數(shù)據(jù)類(lèi)型BIT的一位數(shù)組。B:二進(jìn)制；O：八進(jìn)制，每位位矢數(shù)組長(zhǎng)度3；X：十六進(jìn)制，每位位矢數(shù)組長(zhǎng)度4。3、標(biāo)識(shí)符：必須以英文字母開(kāi)頭、必須是單一的下劃線，且其前后必須是字母或數(shù)字；允許包含圖形符號(hào)（回車(chē)、換行等），也允許包含空格。4、操作符：邏輯操作符，關(guān)系操作符，算術(shù)操作符。 邏輯操作符：and，or，xor，xnor等等；關(guān)系操作符：=，=,等等；算術(shù)運(yùn)算符：加減乘除移位等等。五、屬性描述語(yǔ)句

4、。1、信號(hào)類(lèi)屬性：event，stable與之相反。對(duì)于目前的VHDL綜合器，Event只能用于if、when語(yǔ)句中。2、數(shù)據(jù)區(qū)間屬性：range(n)以及reverse_range(n)，兩者返回次序相反，前者與原序列相同，后者相反。返回值是一個(gè)區(qū)間。Eg：signal range1: in std_logic_vector（7 downto 0）。3、數(shù)值類(lèi)屬性：left、right、high、low。Page3064、數(shù)組屬性：length,表征數(shù)組長(zhǎng)度。A=array1length六、IP核1、軟IP：用VHDL等硬件描述語(yǔ)言描述的功能模塊，但是不涉及什么具體電路元件實(shí)現(xiàn)這些功能。周期

5、短，投入少，不涉及物理實(shí)現(xiàn)，增大了IP的靈活性與適應(yīng)性。2、固IP：完成了綜合的功能塊。較大的設(shè)計(jì)深度，一般以網(wǎng)表形式提交用戶(hù)使用。3、硬IP：提供設(shè)計(jì)的最終產(chǎn)品：掩模。設(shè)計(jì)深度高，后續(xù)工作少，但靈活性差。七、PCB印刷版電路設(shè)計(jì)1、類(lèi)別：剛性和撓性；單層、雙層和多層2、封裝類(lèi)型： 分離封裝、雙列直插式封裝（dual in-line package）、針陣式封裝（pin grid package）、表面貼裝器件（surface mount device）、針柵陣列封裝（PGA）、塑料引線片式載體封裝（PLCC）、球狀柵格陣列封裝（BGA）等等3、 板面介紹元件面（component side）

6、、焊接面（與元件面相對(duì)，solder side）、絲印層（用于標(biāo)注元件，采用絲印法）、阻焊層、焊盤(pán)、金屬化孔、通孔、坐標(biāo)網(wǎng)格（定于元件與網(wǎng)格交點(diǎn)上）。4、 常用設(shè)計(jì)標(biāo)準(zhǔn)網(wǎng)格尺寸（常用2.5mm）、標(biāo)稱(chēng)孔徑與最小焊盤(pán)直徑、導(dǎo)線寬度、導(dǎo)線間距、焊盤(pán)形狀（方、圓、橢圓等）。八、順序語(yǔ)句 賦值語(yǔ)句、if、case、loop、next、exit、wait、子程序調(diào)用語(yǔ)句、return語(yǔ)句、null語(yǔ)句九、并行語(yǔ)句并行信號(hào)賦值語(yǔ)句、塊語(yǔ)句、并行過(guò)程調(diào)用語(yǔ)句、元件例化語(yǔ)句、report語(yǔ)句、斷言語(yǔ)句十、范本Use ieee;Use ieee.std_logic_1164.all;Entity xxx isP

7、ort(xxx);End entity xxx;Architecture xxx of xxx isbeginXxx:process(x,x,x)BeginXxxXxx End process xxxEnd xxx十一、常用語(yǔ)法1、 信號(hào)與變量。信號(hào)signal：用于作為電路中的信號(hào)連接，在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能使用，在進(jìn)程最后才對(duì)信號(hào)賦值。變量variable：用于作為進(jìn)程中局部數(shù)據(jù)儲(chǔ)存單元，只能在所定義的進(jìn)程中使用，立即賦值。信號(hào)的賦值需要一個(gè)延時(shí)，end process語(yǔ)句到達(dá)后延遲才發(fā)生，延遲后進(jìn)程內(nèi)所有語(yǔ)句同時(shí)完成，而最接近end process的語(yǔ)句先被賦值。進(jìn)程語(yǔ)句必須由敏感

8、信號(hào)的變化來(lái)驅(qū)動(dòng)。2、仿真延時(shí)。1）、固有延時(shí)：b=a after 20ns ;當(dāng)a的時(shí)間長(zhǎng)度小于20ns，對(duì)b無(wú)影響。2）、傳輸延時(shí)：by=awhen選擇值可以是：1、單個(gè)普通數(shù)值；2、數(shù)值選擇范圍，如2 to 4 ；3、并列數(shù)值，如1|2，取值3或者5 ；4、混合方式（以上三種方式的混合）。當(dāng)選擇范圍確定時(shí)，各選擇值必須對(duì)應(yīng)一種狀態(tài)，且不允許重疊。5、 loop語(yǔ)句1)for n in 0 to 7 loop xxxx;end loop;2)l1:loop XxxxExit l1 when xxxx;End loop l1;3)next語(yǔ)句 用于有條件或無(wú)條件的轉(zhuǎn)向控制 Next；開(kāi)始下一

9、次循環(huán) Next loop 標(biāo)號(hào)； Next loop 標(biāo)號(hào) when 條件表達(dá)式；一定條件時(shí)調(diào)到下一次循環(huán)或其他循環(huán)。4）exit語(yǔ)句 Exit loop 標(biāo)號(hào)。6、null空操作，用于匹配else語(yǔ)句等7、Wait掛起語(yǔ)句 Wait ，永遠(yuǎn)掛起 Wait on 信號(hào)表，當(dāng)信號(hào)變化時(shí)停止掛起 Wait until 條件表達(dá)式 ，條件等待語(yǔ)句 Wait for 時(shí)間表達(dá)式，超時(shí)等待語(yǔ)句8、有限狀態(tài)機(jī)（mealy，同步輸出；moore，異步輸出） 自定義數(shù)據(jù)類(lèi)型 type 數(shù)據(jù)類(lèi)型名 is 數(shù)據(jù)類(lèi)型定義 of 基本數(shù)據(jù)類(lèi)型 Type st1 is array (0 to 15) of std_logic; Type