數(shù)據(jù)選擇器的電路原理與功能.ppt

,數(shù)據(jù)選擇器的電路原理與功能,用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù),數(shù)據(jù)選擇器及數(shù)據(jù)分配器,數(shù)據(jù)分配器的電路原理與功能,3.1 數(shù)據(jù)選擇器,實(shí)現(xiàn)方式,定義,必要性,多路數(shù)據(jù)傳輸過程中，需要將其中,一路信號(hào)挑選出來進(jìn)行傳輸,根據(jù)地址碼的求，從多路輸入信號(hào)中,選擇其中一路輸出的電路,在數(shù)據(jù)選擇器中，通常用,地址輸入信號(hào)來完成挑選數(shù)據(jù)任務(wù),數(shù)據(jù)選擇器其的功能相當(dāng)于一個(gè)受控波段開關(guān)。,多路輸入信號(hào)：N個(gè)。 輸出：1個(gè)。地址碼：n位。應(yīng)滿足2nN。,同理，一個(gè)8選1的數(shù)據(jù)選擇器有3個(gè)地址輸入端。,一個(gè)4選1的數(shù)據(jù)選擇器，應(yīng)有兩個(gè)地址輸入端， 它共有224種不同的組合,每一種組合可選擇對(duì)應(yīng)的一路輸入數(shù)據(jù)輸出。,一、4選1數(shù)據(jù)選擇器,1、邏輯電路：,為使能端，又稱選通端，輸入低電平有效。,A1、A0為地址信號(hào)輸入端，,D3、D2、D1、D0為數(shù)據(jù)輸入端，,Y為數(shù)據(jù)輸出端,3由真值表可寫出輸出邏輯函數(shù)式,2、真值表：4選1數(shù)據(jù)選擇器的真值表,1,0,0,0,0,0,1,0,0,0,1,0,0,0,0,0,1,0,0,1,0,1,0,1,0,1,0,1,0,1,1,0,1,1,0,0,0,1,1,1,1,使能端,0,為互補(bǔ)輸出端，,為使能端，又稱選通端，輸入低電平有效。,MSI器件TTL 8：選1數(shù)據(jù)選擇器CT74LS151,1、邏輯功能示意圖：,二、8選1數(shù)據(jù)選擇器,D7、D6、D5、D4、D3、D2、D1、D0為數(shù)據(jù)輸入端,A2、A1、A0為地址信號(hào)輸入端,Y和,2數(shù)據(jù)選擇器CT74LS151的真值表,1,0,0,0,0,0,0,0,0,0,0,0,1,0,0,1,0,1,0,1,1,0,1,0,1,1,1,使能端,0,0,1,0,1,0,1,D0,D1,D6,D2,D5,D4,D3,D7,3輸出邏輯函數(shù)：,當(dāng),輸出Y=0，數(shù)據(jù)選擇器不工作,當(dāng),數(shù)據(jù)選擇器工作，這時(shí),3.2 數(shù)據(jù)分配器,多路數(shù)據(jù)分配器的功能正好和數(shù)據(jù)選擇器的相反，它是根據(jù)地址碼的不同，將一路數(shù)據(jù)分配到相應(yīng)的一個(gè)輸出端上輸出。,輸入信號(hào),N位地址碼,N位輸出,（A,B,C）,則譯碼器便成為一個(gè)數(shù)據(jù)分配器。3線一8線譯碼器 CT74LS138構(gòu)成的8路數(shù)據(jù)分配器。,3線8線MSI譯碼器的邏輯功能？,如將譯碼器的使能端作為數(shù)據(jù)輸入端， 二進(jìn)制代碼輸入端作為地址信號(hào)輸入端使用時(shí)。,一、實(shí)現(xiàn)原理：,任何一個(gè)n位變量的邏輯函數(shù)都可變換為,3.3 用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路,數(shù)據(jù)選擇器是一個(gè)邏輯函數(shù)的最小項(xiàng)輸出器,最小項(xiàng)之和的標(biāo)準(zhǔn)式,Ki的取值為0或1,二、用數(shù)據(jù)選擇器可很方便地實(shí)現(xiàn)邏輯函數(shù),方法：, 表達(dá)式對(duì)照法, 卡諾圖對(duì)照法。,一、當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器 的地址輸入變量個(gè)數(shù)相同時(shí)，,可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)邏輯函數(shù)。,例1: 試用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)YABACBC。,（1）選用數(shù)據(jù)選擇器。,邏輯函數(shù)Y中有A、B、C三個(gè)變量， 可選用8選1數(shù)據(jù)選擇器，現(xiàn)選用CT74LS151。,寫出最小項(xiàng)的表達(dá)式為：,寫出4選1數(shù)據(jù)選擇器的輸出表達(dá)式Y(jié),（2）寫出邏輯函數(shù)的標(biāo)準(zhǔn)與一或表達(dá)式,邏輯函數(shù)Y的標(biāo)準(zhǔn)與一或表達(dá)式為,Y式中包含Y式中的最小項(xiàng)時(shí)，數(shù)據(jù)取1， 沒有包含Y式中的最小項(xiàng)時(shí)，數(shù)據(jù)取0，,（4）畫連線圖,（3）比較Y和Y兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系,由此得,輸出邏輯函數(shù)：本位和Si，向相鄰高位的進(jìn)位數(shù)為Ci,二、當(dāng)邏輯函數(shù)的變量個(gè)數(shù)多于數(shù)據(jù)選擇器的地址 輸入變量個(gè)數(shù)時(shí)，應(yīng)分離出多余的變量，將余下 的變量分別有序地加到數(shù)據(jù)選擇器的地址輸入端上,例2 用雙4選1數(shù)據(jù)選擇器CC14539和非門構(gòu)成一位全加器,解：（1）設(shè)定變量，列真值表。,輸入變量：被加數(shù)Ai，加數(shù)Bi，來自低位的進(jìn)位數(shù)Ci-1,0,0,0,0,1,0,1,0,1,1,1,0,1,0,1,0,1,0,1,1,0,1,1,1,0,0,0,1,1,0,1,0,0,0,0,1,1,1,1,0,（2）寫出輸出邏輯函數(shù)表達(dá)式,（3）寫出數(shù)據(jù)選擇器的輸出邏輯函數(shù),CC14539的輸出邏輯函數(shù)為,（4）將全加器的輸出邏輯函數(shù)式和 數(shù)據(jù)選擇器的輸出邏輯函數(shù)式進(jìn)行比較。,設(shè) Si1Y、AiA1、